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QCA의 기본적인 구성요소인 양자 셀은 네 개의 양자점으로 구성된다. 각 셀은 두 개의 전자를 가지며, 두 전자는 쿨롱반발력에 의해 서로 대각방향에 위치하게 된다[4]. 이 때 전자들은 그림 1의 (a)와 (b) 둘 중 하나와 같은 형태를 갖게 된다. 이러한 상태를 각각 +1과 –1의 편극상태라고 하며 이진논리의 1과 0에 대응된다. 특정 셀의 편극이 지정된다면, 쿨롱 반발력에 의해 인접 셀들의 편극 상태가 결정되며 신호가 전달되게 된다.

Fig. 1. 
Two polarization states of the basic QCA cell, (a) Binary logical 1, (b) Binary logical 0

QCA 환경에서는 OR 연산과 AND 연산을 다수결 게이트를 사용하여 구현한다. 다수결 게이트는 여러 값을 입력받고 그중 다수인 값을 출력한다. 그림 2는 3개의 입력을 받는 3입력 다수결 게이트이며, (a)와 (b)는 각각 한 개의 입력을 1과 0으로 고정시켜 OR 게이트와 AND 게이트로 동작한다.

Fig. 2. 
3-input majority gate, (a) OR gate, (b) AND gate

인버터는 그림 3의 (a)와 (b) 형태로 구현 할 수 있다. (a)는 약한 인버터로 필요 면적이 작지만 신호가 약하게 전달되며, (b)는 강건 인버터로 신호가 강하게 전달되지만, 공간을 많이 차지한다.

Fig. 3. 
Inverter, (a) Weak inverter, (b) Robust inverter

본 논문에서는 비교기를 설계하기 위해서 QCA NAND 게이트를 사용한다. QCA 환경에서는 AND 게이트의 결과값에 인버터를 이용하는 기본적인 형태 이외에도, 독자적인 형태의 NAND 게이트들이 제안되었다[9].

본 논문에서 제안된 비교기는 그림 4와 같이 [10]에서 B. Sen 등이 제안한 평면구조의 공간 효율성이 뛰어난 NAND 게이트를 사용한다.

Fig. 4. 
Proposed NAND gate in [10]

QCA 환경에서 더 좋은 성능의 비교기를 설계하기 위해 다양한 방법들이 기존에 시도되어왔다. [8]에서 Q. Ke-ming 등에 의하여 AND와 OR 게이트, 그리고 인버터로 구성된 비교기를 제안되었고, 이를 바탕으로 [11]에서 B. K. Ghosh 등은 다층구조 교차부를 이용하는 설계를 제안하였다. 또한, Md. Abdullah-Al-Shafi 등에 의해 [12]에서는 XOR 게이트가, [13]에서는 C. S. Park에 의해 NAND 게이트가 사용되는 등 다양한 형태의 1비트 비교기가 설계되었다.

본 논문에서는 NAND 게이트를 사용하여 공간 효율적인 1비트 비교기를 제안하고, 제안하는 1비트 비교기를 나노 크기로 하여, 2비트 비교기를 제안한다. 그림 5는 NAND 게이트를 이용하여 제안하는 1비트 비교기의 논리도이며, 이 논리도를 바탕으로 그림 4의 QCA NAND 게이트와 그림 3(a)의 인버터를 이용하여 그림 6의 QCA 회로를 제안한다.

Fig. 5. 
Logic diagram of proposed 1-bit comparator circuit

Fig. 6. 
Proposed QCA 1-bit comparator circuit

이 회로는 1비트 두 개의 입력 A, B를 받아, A < B, A = B, A > B 세 가지의 출력값 중 하나만 1을 출력해주는 동작을 수행하며 그 결과들은 표 1에 진리표로 나타냈다.

그림 7은 제안하는 비교기의 시뮬레이션 결과이며, 그림 상단의 □ 상자 내부의 입력에 따라서, 그림 하단의 ⧈ 상자 내부에 결과값이 산출된다. 시뮬레이션 결과와 진리표를 비교해보면 서로 일치한다는 것을 알 수 있고, 따라서 그림 6의 회로는 정상적으로 동작하는 것을 확인 할 수 있다.

Fig. 7. 
Simulation result of proposed 1-bit comparator

제안한 1비트 비교기를 기본 소자를 사용하여 2비트 비교기를 설계한다. 이 회로는 최상위 비트 A0와 B0, 그리고 최하위 비트 A1과 B1으로 구분되는 2비트 입력값 A, B를 입력받는다. 이 2비트 입력 값 A와 B를 비교하기 위해서 최상위 비트인 A0와 B0, 그리고 최하위 비트인 A1과 B1을 각각 따로 비교한다. 만약 최상위 비트, 즉, A0와 B0가 다르다면, A와 B의 크기 비교는 A1과 B1에 관계없이 결정된다. 하지만 A0와 B0가 같다면 최하위 비트인 A1과 B1의 비교 결과로 A와 B의 크기 비교가 결정된다.

예를 들어, A < B 라는 결과는 최상위 비트 A와 B의 비교 결과가 A0 < B0인 경우 또는, A0 = B0 이면서 A1 < B1 일 때, 이 두 가지 경우에 성립하게 된다. 이를 부울 대수로 표현한다면 수식 (1)과 같다.

그러나 본 논문에서 제안하는 2비트 비교기는 그림 6의 1비트 비교기를 나노 크기로 사용하며, 이 소자는 모든 출력값들이 출력 전 인버터를 거치는 형태이다. 인버터 구조가 야기하는 신호의 약화와 필요공간의 증가를 막기 위하여 드모르간의 법칙을 사용하여 수식을 변경하였다. 수식 (1)은 드모르간의 법칙을 사용하여 변형하면, (2)와 (3)을 거처 최종적으로 (4)의 수식으로 변형 할 수 있다.

A = B의 경우는 최상위 비트 A0와 B0가 일치하고, 최하위 비트 A1와 B1가 모두 같을 때만 성립하게 된다. 이는 (5)의 수식으로 표현되며, 드모르간의 법칙을 사용하여 (6)의 형태로 변형할 수 있다. (4)와 (6)의 수식을 사용함으로 해서, 나노 크기의 출력값에 사용되던 인버터들을 사용하지 않도록 회로를 설계할 수 있다.

이러한 원리를 이용하여 그림 8의 논리도를 구성하였고, 구성한 논리도를 바탕으로 그림 9의 QCA 2비트 비교기 회로를 설계하였다.

Fig. 8. 
Logic diagram of proposed 2-bit comparator

Fig. 9. 
QCA circuit of proposed 2-bit comparator

그림 10은 제안하는 2비트 비교기의 시뮬레이션 결과이다. 그림 10에서 그림 상단의 □ 상자 내부의 각각 A0와 B0를 최상위 비트로 하는 2비트 입력 A와 B에 따라서, 그림 하단의 ⧈ 상자 내부에 정상적인 결과를 출력하는 것을 확인할 수 있다.

Fig. 10. 
Result of proposed QCA 2-bit comparator simulation