패키지 구조에 따른 PIN 다이오드 특성 분석

Ⅰ. 서 론

PIN 다이오드는 P-N 접합으로 구성된 다이오드와 달리 P층과 N층 사이에 진성 영역(Intrinsic region) 층이 삽입된 P-I-N 형태로 구성된다. PIN 다이오드는 P-N 접합 다이오드에 비해 고속으로 동작하며 낮은 손실 특성을 가지므로 RF/Microwave 시스템에 사용된다[1]-[5]. RF/Microwave 수신기는 무선 채널을 거치며 감쇄된 작은 신호를 입력받아 증폭을 통해 적정한 신호 레벨을 만들게 되므로 저전력 소모를 줄이기 위해 1dB 이득 억압점이 낮은 소자를 사용하게 된다. 따라서 외부로부터 원하지 않는 큰 신호가 수신기에 유입되거나 고출력 송신 신호가 수신기로 입력될 경우 수신기의 저전력 증폭기 등이 손상될 수 있다. 이를 방지하기 위하여 그림 1(a)와 같이 수신기의 입력단에 전력 제한기를 사용하게 된다[6]. 일반적으로 전력 제한기는 PIN 다이오드를 이용하여 그림 1(b)에 나타낸 것과 같은 형태로 구성한다. 이때 PIN 다이오드는 입력 전력에 의해 직렬 저항값 R_S가 변하는 소자로 동작하게 된다. 낮은 전력이 입력되는 조건에서는 PIN 다이오드의 저항값이 매우 커지게 되어 전력이 통과되며, 높은 입력 전력이 인가되면 저항값이 작아지게 되어 입력 전력을 반사하게 된다.

Fig. 1.

Power limiter applied in a receiver

전력 제한기에서 가장 중요한 성능 요소인 전력 제한 특성은 PIN 다이오드의 크기, 재질 등에 의해 결정된다. 정상적인 상황 즉, 낮은 전력이 입력되는 상황에서는 입력 전력이 수신부에 잘 전달되어야 하므로, 수신부의 잡음지수 및 G/T 성능을 높이기 위해 전력 제한기는 낮은 삽입 손실이 요구된다. 삽입손실 특성은 PIN 다이오드 칩의 직렬 저항 R_S 및 접합 커패시턴스 C_J 등에 의해 결정되나, PIN 다이오드 칩을 패키징하여 사용할 때는 패키지의 구조 및 재질에 의해 기생 성분도 발생하므로 이에 의한 영향도 필수적으로 고려해야 한다[7][8].

본 논문에서는 패키지 구조 및 재질에 따른 PIN 다이오드의 기생 성분의 차이를 모델링 통하여 분석하고, 이로 인한 R_S , 삽입손실 등을 측정한 다음 비교 분석하였다. 이를 통하여 PIN 다이오드의 RF 시스템 적용 시 주의점들을 분석해 보았다.

Ⅱ. 패키지 구조에 따른 기생성분 분석

본 논문에서 제안하는 PIN 다이오드의 SMD(Surface Mount Device) 패키지 구조를 그림 2에 나타내었다.

Fig. 2.

PIN diode SMD package model

PIN 다이오드 패키지는 그림 3(a)에 모델로 나타낸 것과 같이 2개의 애노드(Anode) 패드와 1개의 캐소드(Cathode) 패드로 구성된다. PIN 다이오드 Bare chip의 캐소드 전극은 패키지의 캐소드 패드 위에 위치하며, 패키지의 애노드 패드와 PIN 다이오드의 애노드 전극은 본딩 와이어(Bonding wire)로 연결된다. 이로 인해 발생하는 패키지 내부의 기생 성분들은 그림 3(b)의 등가회로로 나타낼 수 있다. 애노드 패드와 본딩 와이어에 의해 L_series, 캐소드 패드의 비아 홀(Via hole)에 의해 L_paddle이 발생하며, 애노드 패드와 캐소드 패드 사이에 커패시턴스 C_pkg가 형성된다. 일반적으로 식 (1)~(3)에 의해 나타낸 것과 같이 본딩 와이어에 의한 인덕턴스 L_wire는 본딩 와이어의 투자율(μ_w), 반지름(r), 길이(l)에 의해 결정되며, 비아 홀에 의한 인덕턴스 L_via는 비아 홀의 투자율(μ_v), 직경(D), 길이(L)에 의해 결정된다. 애노드와 캐소드 패드 간 커패시턴스 C_pad는 패드 간 거리(d), 마주 보는 면적(A), 패키지의 유전율(ε)에 의해 달라지게 된다.

Fig. 3.

PIN Diode SMD package parasitic parameters

그림 4에 나타낸 3종류의 각기 다른 패키지에 대하여 패키지 구조 및 재질에 따른 기생 성분들의 차이를 Ansys사의 Q3D Extractor를 사용하여 분석하였다. 제안한 패키지는 3종류 모두 2.25⨯2.25 mm²의 면적을 가지며, 패키지 높이는 0.38 mm이다. 샘플 #1과 샘플 #2는 애노드 패드와 캐소드 패드의 형태와 패드 간 거리는 0.15 mm로 동일하나 패키지에 사용한 기판의 재질을 서로 다르게 설정하였다. 샘플 #1은 상대 유전율(ε_r)이 9.8인 Al₂O₃를 기판으로 적용하였으며, 샘플 #2는 상대 유전율이 4.4인 FR4를 적용하였다. 샘플 #3은 샘플 #1, #2와 달리 캐소드 패드와 애노드 패드 간 거리를 0.3 mm로 늘리고, FR4를 기판으로 사용하였다. 본딩 와이어는 각 패키지 구조에서 0.2 mm로 동일한 굵기를 적용하였으나, 패드 간 거리에 따라 본딩 와이어의 길이에 차이가 발생하였다. 각 구조별로 발생하는 기생 성분들에 대한 시뮬레이션 결과를 표 1에 나타내었다.

Fig. 4.

Configuration of the proposed PIN diode package

Table 1.

Parasitic component simulation result

C_pkg는 샘플 #1이 0.199 pF, 샘플 #2는 0.163 pF, 샘플 #3은 0.134 pF으로 나타났으며, 기판의 상대 유전율이 작을수록, 또한 캐소드 패드와 애노드 패드 간 거리가 멀수록 기생 커패시턴스가 작아지는 것을 확인할 수 있었다. 그러나 패드 간의 거리가 너무 멀어지면 인덕턴스 성분도 늘어나고 패키지도 커지게 된다. 기생 인덕턴스 성분은 샘플 3개 모두 L_seires는 0.892 ~1.07 nH로, L_paddle은 0.096~0.109 nH로 패키지 구조 및 재질에 크게 관계없이 소폭의 차이가 발생하는 결과를 얻을 수 있었다.

Ⅲ. 다이오드 구현 및 전기적 특성 측정

II장에서 제안한 3종류의 패키지 구조를 이용하여 PIN 다이오드를 제작하고 전기적 특성을 측정한 다음 시뮬레이션 결과와 비교 분석하였다. 구현된 패키지의 내부에는 Skyworks 사의 CLA4605 PIN 다이오드 칩을 장착하여 다이오드를 제작하였다.

3.1 C_J 및 C_T 측정

제작된 다이오드의 C_J(Junction capacitance), C_T(Total capacitance)와 패키지의 기생 커패시턴스 C_pkg를 측정하기 위하여 그림 5에 나타낸 것과 같이 프로브 스테이션과 Agilent 사의 반도체소자 분석기인 B1500A를 사용하여 측정 환경을 구성하였다. 커패시턴스 측정을 위해 DC 바이어스를 –100 mV부터 100 mV까지 인가하고 AC 주파수는 1 MHz를 인가하며 0 V에서의 커패시턴스를 측정하여 그 결과를 표 2에 나타내었다. 다이오드 칩만을 이용하여 C_J를 측정하였을 때 282.808 fF의 측정값을 얻을 수 있었으며, 패키지된 다이오드의 C_T는 각각 358.633~410.087 fF으로 측정되었다. 패키지의 기생 성분 C_pkg는 C_J와 C_T의 차이 값으로 구할 수 있으며, 75.825~127.259 fF로 나타나는 것을 알 수 있다. 시뮬레이션을 통해 얻은 결과와 같이 기판의 유전율이 큰 샘플 #1의 C_T 및 C_pkg가 가장 큰 것을 확인하였으며, 구조는 같으나 기판의 유전율이 작은 샘플 #2의 커패시턴스가 두 번째로 큰 것을 확인하였다. 또한, 패키지의 패드 간 거리가 0.15 mm인 샘플 #1, 샘플 #2에 비해 0.3 mm의 패드간 거리를 갖는 샘플 #3에서 가장 작은 C_T 및 C_pkg 값을 얻을 수 있었다. 따라서 같은 크기의 패키지에서는 유전율이 작고 패드와 패드 사이의 거리가 먼 패키지가 작은 C_T 및 C_pkg 를 나타낸다는 것을 알 수 있다. 다만 시뮬레이션과 측정 결과에 대한 C_pkg 값의 차이는 본딩 와이어의 길이, 형태 등에 대한 정확한 정보가 반영되지 않았기 때문에 나타나는 결과로 해석된다.

Fig. 5.

Configuration of CT&CJ measurement

Table 2.

PIN Diode CT measurement result

3.2 R_S 측정

그림 1을 통해 설명한 것과 같이 전력 제한기에 높은 전력이 입력되면 PIN 다이오드가 on 상태로 변하며, 직렬 저항 R_S가 낮아지므로 입력된 신호를 반사하고 수신부로 전달되는 전력을 제한하게 된다.

따라서 R_S의 크기에 의해 반사되는 신호의 크기가 결정되게 된다. 패키지된 PIN 다이오드 종류에 따른 on 상태에서의 직렬 저항값 R_S 차이를 측정하기 위하여 그림 6과 같이 측정 환경을 구성하였다. 네트워크 분석기로는 HP사의 8720D를 사용하여 500 MHz RF 신호를 인가하였으며, 동시에 PIN 다이오드를 on 상태로 만들기 위하여 DC 전원공급기와 바이어스 티(Bias tee)를 이용하여 DC 10 mA 전류를 인가하였다. R_S 측정결과는 표 3에 나타내었다. 패키지에서 애노드 패드와 캐소드 패드의 거리에 따라 본딩 와이어의 길이가 달라지기 때문에 R_S에 약간의 영향을 미치기는 하나, 3종류의 패키지에 의한 R_S의 차이는 0.07 Ω 이내로 거의 동일하게 나타나는 것을 확인할 수 있었다.

Fig. 6.

Configuration of RS measurement

Table 3.

PIN diode RS measurement result

3.3 삽입손실 측정

낮은 전력이 입력되는 정상적인 상황에서 전력 제한기의 가장 중요한 성능 지표 중 하나인 삽입손실은 PIN 다이오드 칩의 C_J와 패키지에서 발생하는 기생성분인 C_pkg가 합쳐진 C_T에 의해 큰 영향을 받는다. 따라서 패키지 구조별로 변화하는 기생 성분에 의해 삽입손실을 네트워크 분석기를 이용하여 측정한 다음 비교 분석한 결과를 그림 7에 나타내었다. 1.0 ~ 1.4 GHz 범위에서 삽입손실을 측정하였을 때 중심주파수인 1.2 GHz에서 샘플 #1은 -0.31 dB, 샘플 #2는 –0.24 dB, 샘플 #3은 –0.19 dB의 삽입손실을 나타내었다. 측정 결과를 통하여 분석한 결과 동일한 PIN 다이오드 칩을 사용하여 패키지를 하였을 때, 기판의 유전율이 작고 패드의 간격이 가장 먼 샘플이 C_pkg가 가장 작으므로 삽입손실 또한 가장 낮게 나오는 것을 확인할 수 있었다. 따라서 일반적으로 삽입손실을 줄이기 위해서는 특히 C_pkg가 작은 패키지를 사용할 필요가 있다.

Fig. 7.

Insertion Loss according to package structure

본 연구에서 사용된 각종 측정 조건들은 표 4에 정리하였다.

Table 4.

Used parameters in tests

Ⅳ. 결 론

본 논문에서는 PIN 다이오드의 패키지 구조 및 재질에 따른 기생 성분의 차이와 PIN 다이오드로 전력 제한기를 구현하였을 때 동작 특성에 발생하는 차이에 대해 비교 분석한 결과를 기술하였다. Q3D Extractor를 이용하여 3종류의 패키지 구조 및 재질에 의해 발생하는 기생 성분을 시뮬레이션하였으며, 그 결과를 실제 측정값과 비교 분석하였다. 이를 통해 패키지를 구성하는 패드의 크기 및 위치, 본딩 와이어의 굵기 및 길이 등에 따라 기생 성분인 L_series, L_paddle, C_pkg가 달라지는 것을 확인하였다. 그중에서도 특히 C_pkg는 유전율을 결정하는 패키지의 재질이나, 애노드 패드와 캐소드 패드의 서로 마주 보는 면적과 거리에도 영향을 받는 것을 확인하였다. PIN 다이오드를 이용한 전력 제한기의 특성 중 중요한 삽입손실은 패키지의 기생 커패시턴스 C_pkg에 의해 영향을 받으며, 같은 크기의 패키지에서는 C_pkg가 작을수록 삽입 손실도 감소하는 것을 확인할 수 있었다. 따라서 삽입손실을 줄이기 위해서는 C_pkg가 작은 패키지를 사용할 필요가 있다.

Acknowledgments

본 연구는 민군기술협력사업(Civil-Military Technology Cooperation Program; No. 19CM5079)의 지원에 의한 것임

본 연구를 위하여 도움을 주신 IDEC와 (주)블루웨이브텔에 진심으로 감사드립니다.

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