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QCA 회로의 기본 단위인 양자 셀(이하 QCA 셀)은 네 개의 양자 점으로 구성되어 있다. 그리고 QCA 셀의 내부에는 두 개의 전자가 존재하며, 쿨롱 반발력에 의해 서로 대각선으로 위치한다[12]. 이 전자들은 입력받는 신호에 따라 두 가지 형태의 전자 배치를 하며, 그 형태에 따라 해당 셀은 +1(이진 수 1) 혹은 –1(이진 수 0)의 편극을 가진다.

그림 1(a)는 QCA 셀의 두 가지 배치 형태(편극)를 각각 나타낸다. 또한, QCA 셀은 인접한 셀 간 전자들의 쿨롱 반발력에 의해 같은 편극 상태로 신호가 변하며, 이러한 원리를 사용하여 그림 1(b)와 같이 배선을 설계할 수 있다[13].

Fig. 1. 
QCA basic concept, (a) QCA cell, (b) QCA cell based wire

그림 2에서는 QCA 셀로 구성된 기본적인 게이트들을 나타낸다. 그림 2(a), 그림 2(b), 그리고 그림 2(c)는 각각 3입력 다수결, AND, 그리고 OR 게이트이다. 먼저, 그림 2(a)의 3입력 다수결 게이트는 세 개의 입력 값 중 두 개 이상의 같은 값을 결과로 출력한다[5]. 또한, 입력 셀 1개의 편극 값을 고정시키면 해당 게이트는 그림 2(b), 그림 2(c)와 같이 OR, AND 게이트로 사용될 수 있다[14].

Fig. 2. 
QCA basic gate, (a) 3-input majority gate, (b) AND gate, (c) OR gate

QCA 회로는 평면구조와 다층구조로 분류되는데, 평면구조는 층을 1개만 사용하는 구조로 같은 층에서 수평과 수직 배선이 겹칠 때, 즉, 교차부 구간이 발생할 때 많은 문제점을 야기한다. 평면구조의 교차부는 일부 불안정한 신호전달이 발생할 수 있으며 다층구조의 교차부는 이 문제점이 해결되나, 높이가 증가함과 동시에 사용되지 않는 공간도 증가한다는 문제점이 있다. 따라서 본 논문에서는 RAM 셀을 확장시켜 새로운 회로를 작성할 때, 교차부가 발생되지 않는 형태로 설계한다.

그림 3(a)는 다층구조 기반의 인버터이다. 세 개의 셀로 구성되어 있고, 두 개의 셀은 인접하게 배치되어 있으며, 한 개의 셀만이 대각선으로 배치되어 있다. 1층에서 2층의 셀로 신호가 전송될 때, 편극은 반전되며, 2층에서 3층의 셀로 신호가 전송될 때, 같은 편극으로 전송된다.

Fig. 3. 
Multilayer-based circuits, (a) Inverter, (b) 3-input majority gate

그림 3(b)는 다층구조 기반의 3입력 다수결 게이트이다. 해당 게이트는 그림 2와 마찬가지로 세 개의 입력과 한 개의 출력을 가지며, 기능도 동일하게 작동된다. 추가적으로 다층구조 기반의 AND 게이트 그림 4(a)와 OR 게이트 그림 4(b)는 각각 사용되는 고정 셀의 값이 평면구조의 회로와 정반대이다.

Fig. 4. 
Transformation of multilayer-based 3-input majority gate, (a) AND gate, (b) OR gate

그림 5(a)는 제안하는 다층구조 기반의 2-to-1 멀티플렉서이다. 멀티플렉서의 출력 OUT의 식은 OUT = AS′+ BS로, 3층의 연산에서 다층구조의 인버터를 사용하여 AS′을, 1층에서 BS를 각각 계산하여 3층의 OR 게이트로 각각의 값을 전송한다.

Fig. 5. 
Proposed multilayer-based core circuits, (a) 2-to-1 multiplexer, (b) D latch

그림 5(b)는 제안하는 다층구조 기반의 D 래치로, 그림 5(a)의 멀티플렉서에서 출력을 A에, 입력 신호 D를 B에, 그리고 클럭(CLK)을 S에 연결하여 설계한다. 본 논문에서는 데이터 저장 기능을 수행하는 회로로 그림 5(b)를 사용하여 RAM 셀을 설계한다.

그림 6은 제안하는 회로 논리도로 멀티플렉서와 AND 게이트 2개를 사용하여 설계하였다. 이는 기존에 제안된 논리도에 비해 3개의 다수결 게이트가 감소된 것이며, 따라서 회로에 필요한 면적과 셀 수도 감소될 것으로 기대한다.

Fig. 6. 
Proposed diagram of QCA RAM cell

기존의 CMOS RAM 셀과 같은 기능으로 동작하는 QCA RAM 셀을 조사하여 두 건의 논문을 파악하였다[10][11]. [10]에서 제안된 셀은 정상적으로 동작하나, 선택 입력 셀이 다수결 게이트에 배치되어 있기 때문에 회로 확장성이 떨어진다. 해당 회로들은 교차부로만 확장할 수 있으며 잘못된 클럭 분배로 인해 신호가 불안정하다.

그리고 [11]에서 제안된 셀은 많은 교차부 사용으로 인해 정상적으로 동작하지 않는 것을 확인하였다. 이에, 본 논문에서는 그림 7을 바탕으로 다층구조 기반의 QCA RAM 셀을 제안한다.

Fig. 7. 
Proposed QCA RAM cell, (a) Full circuit, (b) Layer 1, (c) Layer 2, (d) Layer 3

그림 8(a)는 Majeed 등이 제안한 회로이다[6]. 5입력 다수결 게이트를 사용하여 루프 구간을 생성하였고, 추가적으로 설정/초기화 기능도 포함되어 있다.

Fig. 8. 
Previously proposed QCA RAM cell

그림 8(b)는 Sasamal 등이 제안한 회로이다. 이 회로는 2-to-1 멀티플렉서를 2개 사용하여 RAM 셀을 구현하였다[9].

그림 8(a)와 그림 8(b)는 설정/초기화 기능이 존재하나, 멀티플렉서를 변형하여 설계한 D 래치의 값이 선택입력에 따라 초기화가 된다는 결점이 존재한다. 따라서, 디코더를 이용해 N×N RAM을 설계할 때, 선택받지 못한 RAM 셀 배열에 저장된 값이 완전히 초기화가 되어 데이터 저장의 기능을 상실함을 의미한다.

그림 8(c)는 Mubarakali 등이 제안하였으며, D래치에 저장된 값과 선택 입력 값을 추가로 AND 게이트에 연결하여 출력 값과 저장된 값을 구분하였다[10]. 이로써, 선택 입력의 값이 0이 되어도 저장된 값이 초기화되지 않기 때문에 위의 문제를 해결할 수 있다. 하지만, 그림 8(c)는 셀의 확장을 고려하지 않아 1×4 RAM을 설계할 때, 교차부를 사용하는 것이 필수조건이다. Mubarakali 등은 이를 2가지 종류의 평면구조 교차부를 사용하여 설계하였기에 신호의 불안정성이 증가하였고 정상적으로 동작하지 않는다.

표 1은 디지털 회로에 사용되는 RAM 셀의 진리표이다. 세 개의 입력 신호 Sel, R/W, 그리고 Input을 가지며 한 개의 출력 Out을 가진다. Q는 RAM 셀에 저장되어 있는 값이다. Sel = 0이면 Out은 0을 출력하고, Sel = 1일 때, R/W의 값에 따라 읽기, 쓰기 기능을 한다.

그림 9는 제안하는 회로의 시뮬레이션 결과이다. 실험 도구는 QCADesigner 2.0.3으로 셀의 크기는 18nm, 셀 간 간격은 2nm, 층간 간격은 11.5nm로 가정하였다. 제안하는 회로는 지연시간이 1.75 클럭 사이클로 두 번째 출력 이후에 출력되는 값부터 입력 값을 받는 것으로 판단할 수 있다. 선택 입력 셀인 Sel = 0이면 출력 셀 Out은 0이 출력된다. Sel = 1일 때, 입력 셀 R/W = 0, 즉 읽기 기능을 수행할 때, 래치에 저장된 값인 1을 출력한다. R/W = 1, 즉 쓰기 기능을 수행할 때, 입력 신호인 Input의 값인 0과 1을 차례대로 출력하는 것을 확인할 수 있다.

Fig. 9. 
Simulation result of proposed QCA RAM cell

타 회로들과 달리, 제안하는 회로는 변형된 논리도와 다층구조를 사용하여 데이터를 안정적으로 저장하거나 전송할 수 있다. 기존에 사용된 평면구조 교차부는 2개의 신호가 충돌해서 신호 안정성이 떨어지기 때문에 배선이 겹치는 것을 방지해야 한다. 반면, 다층구조 교차부는 겹치는 두 개의 배선을 다른 층으로 전송시켜 서로의 신호가 충돌하지 않는다. 이를 통해 서로의 신호는 간섭받지 않고 전송할 수 있다. 그 외에도 제안된 논리도(그림 6)로 인해 선택 입력의 값에 따라 저장되어 있는 값이 초기화되지 않는다. 이는 기존에 제안된 회로와는 다르게 데이터가 안정적으로 저장된다는 것을 의미한다.

표 2는 QCA RAM 셀의 성능표로 논리도가 유사한 Mubarakali의 회로를 기준으로 약 34.5%의 셀 수와 66.6%의 면적 축소를 하였고, 그 외의 회로에서도 최소 3%의 셀 수와 33.3%의 면적이 감소된 것을 확인할 수 있다. 다만, 저장되어 있는 값과 출력 값을 구분함으로써, 타 회로에 비해 지연시간이 증가한 것 또한 확인되었다. 그럼에도 불구하고 셀 수와 면적이 축소되었고, 데이터를 안정적으로 저장하거나 전송할 수 있게 되었다. 따라서 지연 시간이 좀 길어진 대신 면적인 측면, 신호 전송의 안정성, 그리고 저장된 데이터의 신뢰성이 더 중요하다고 판단된다.

제안하는 RAM 셀은 분명 다층구조 형태이나, 이전 연구에서는 다층구조 RAM 셀이 없다. 그나마 유사한 논리도를 사용한 Mubarakali 등의 회로와 비교했을 때 면적이 1/3으로 줄어들었다. 따라서, 회로의 높이가 증가하였다고 하여도 면적 부분에서 충분한 강점이 있다고 판단된다.