MIPI C-PHY에서 클록 복원은 각 주기마다 상태 변화가 발생하는 입력의 특성을 이용하여 데이터의 엣지를 검출한다. 그림 1은 설계된 MIPI C-PHY를 위한 수신단의 블록도를 보여준다. MIPI C-PHY 수신단은 3개의 wire를 통해 심볼을 입력받는 수신 회로, 클록 복원 회로, 그리고 보정 회로로 구성되며, 클록 복원 회로는 3개의 pulse generator와 NOR logic, D flip-flop, 그리고 보정 회로로 구성된다. 각 수신기는 수신된 세 개의 신호 중 두 개를 서로 비교하여 CMOS 신호로 변환한다. 클록 복원 회로는 세 개의 수신기가 출력하는 AB, BC, 그리고 CA의 세 개의 CMOS 신호의 엣지를 감지하여 펄스 신호를 생성한다.

Fig. 1. 
Proposed clock recovery circuit for MIPI C-PHY

그림 2에 나타난 바와 같이, 수신기의 세 출력 신호의 엣지는 short pulse generator 회로에 의해 펄스 신호를 생성하고, 펄스 신호 중 가장 늦게 발생한 펄스의 falling edge는 NOR logic 출력 신호의 rising edge를 생성한다. NOR logic의 출력 신호에 연결된 D flip-flop의 동작에 의해 클록 신호가 복원된다.

Fig. 2. 
Timing diagram of clock recovery circuit using edge detection method and concept of glitch noise generation

MIPI C-PHY는 3가지 전압 레벨을 사용하는 방식을 채택하기 때문에 수신기 세 신호의 교차점 간 시간 차이가 발생한다. Short pulse generator의 지연 회로가 입력 신호 간 시간 차이보다 큰 펄스를 생성하게 된다면 PSH1, PSH2, PSH3가 각각 다른 시간에 펄스를 생성하더라도 NOR logic에 의해 하나의 falling edge로 변환되기 때문에 클록 복원이 가능해지며 이 방법을 edge combining이라 칭한다. 하지만 입력 신호 간 시간 차이보다 작은 펄스를 생성하게 된다면 한 심볼의 변화에 대해 두 개의 펄스가 생성되어 왜곡된 클록이 복원되며 이를 글리치 노이즈라 칭한다. 글리치 노이즈 발생 시 심볼 엣지에서 2회의 토글이 발생하기 때문에 듀티 사이클 비율이 왜곡되는 문제가 발생한다. 듀티 사이클 비율 왜곡은 클록 복원 실패를 의미하며 데이터 복원 시 손실을 유발한다. 따라서 시스템 검증 시 입력 신호의 특성, 칩 간 산포마다 달라지는 펄스의 폭으로 인해 칩마다 이를 최적화하는 과정이 요구된다. 일련의 최적화 과정을 최소화하기 위해 클록 복원 회로의 제어 신호를 스스로 결정하는 보정 회로를 제안한다. 보정 회로는 복원된 클록의 듀티 사이클을 추적하며 글리치 노이즈와 같은 이상 동작으로 인해 발생하는 복원된 클록의 왜곡을 감지하여 short pulse generator의 지연 시간을 제어한다.

클록 복원 회로에서 발생할 수 있는 이상 현상은 크게 세 가지로 분류할 수 있다. 첫 번째는 short pulse generator 출력의 펄스 폭이 좁아 클록이 생성되는 않는 경우이다. 두 번째는 펄스 생성은 가능하지만 채널 손실에 의해 입력 심볼 간 간격이 short pulse generator가 생성한 펄스 폭보다 큰 경우로 그림 2에서 보인 것과 같이 복원된 클록의 듀티 사이클에 왜곡이 발생한다. 세 번째는 펄스 폭이 커서 다음 심볼이 입력될 때까지 NOR의 출력이 falling edge를 만들지 못하는 경우로 이 또한 첫 번째 경우와 같이 클록이 생성되지 않는다. 앞서 제시한 클록 복원 회로에서 발생할 수 있는 이상 현상은 모두 복원된 클록의 듀티 사이클 비율에서 문제가 발생한다. 제안된 클록 복원을 위한 보정 회로는 그림 3에 나타낸 순서도에 따라 보정 동작을 수행한다. 복원된 클록의 듀티 사이클 비율을 샘플링하고 왜곡된 듀티 사이클 비율이 감지되면 short pulse generator의 지연 시간을 늘려 점진적으로 펄스 폭을 증가시키는 방식으로 진행된다.

Fig. 3. 
Flowchart of the compensation operation for recovered clock

그림 4(a)에 제안된 듀티 사이클 비 추적 회로의 블록도를 나타내었다[9][10]. CLKREC가 high일 때에는 sampled voltage 노드가 VDD와 연결되어 전하가 충전된다. 반대로 CLKREC가 low일 때에는 sampled voltage 노드가 VSS로 연결되어 전하가 방전된다. 복원된 클록이 50%의 듀티 사이클 비율을 유지한다면 한 주기 동안 sampled voltage 노드에 입력된 전류와 출력된 전류의 양이 같아지며 평균적으로 1/2·VDD의 전압에 도달하게 된다.

Fig. 4. 
Proposed duty cycle ratio tracking circuit (a) Block diagram (b) Timing diagram

반면 듀티 사이클 비율이 왜곡된다면 입력된 전류와 출력된 전류의 총량이 달라져 샘플된 전압이 1/2·VDD가 아닌 특정 방향으로 편향된다. 그림 4(b)는 듀티 사이클 비율 추적 회로의 타이밍도를 나타내었다. 초기 심볼인 –Z에서 –X 그리고 다시 –Z로 천이하는 과정에서 글리치 노이즈로 인해 클록이 왜곡되었다. 따라서 sampled voltage는 특정 방향으로 편향되어 특정 임계전압에 도달했을 때 듀티 사이클 비율 왜곡으로 판단하여 오류 신호를 생성하고 short pulse generator의 펄스 폭을 늘린다. 오류를 감지한 후 다음 보정을 준비하기 위해 RST 신호를 이용해 sampled voltage를 다시 1/2·VDD로 복원한다.

그림 5(a)는 제안된 듀티 사이클 비율 추적 회로에 사용된 오류 검출기의 블록도를 보여준다. 직렬 저항에서 REF_H와 REF_L 기준전압을 선택하고 두 개의 비교기를 이용해 sampled voltage의 노드 전압과 비교한다. Sampled voltage 노드의 전압이 편향되어 임계전압과 교차할 시에 해당 비교기의 출력에 high 신호가 출력되어 Error_H 혹은 Error_L 신호를 생성한다. 생성된 에러 신호는 로직으로 전달되어 임계전압, 듀티 사이클 비율 추적 회로, short pulse generator를 제어한다. 그림 5(b)에 오류 검출기의 타이밍도를 보여준다. 왜곡된 듀티 사이클 비에 의해 sampled voltage 노드의 전압은 임계전압 REF_L보다 작은 값에 도달하여 오류 신호를 생성한다. 이후 다음 보정을 준비하기 위해 그림 4(a)의 RSTB를 사용하여 sampled voltage 노드의 전압을 교차된 임계 전압의 반대 방향으로 복원한다.

Fig. 5. 
Proposed Error detector (a) Block diagram (b) Timing diagram

하나의 심볼 엣지가 두 번의 데이터 천이로 인식되는 문제는 주로 특정 패턴에서 나타난다. 따라서 보정 과정을 쉽게 하도록, 그림 6에 나타난 MIPI C-PHY의 프리엠블 데이터를 사용하여 해당 현상이 더욱 쉽게 발생하도록 유도한다. 심볼의 천이는 3bit의 정보(flip, rotation, polarity)에 따라 결정되며 0부터 4까지의 경우의 수를 가진다. MSB인 flip은 +X를 –X로 부호만의 변환을 의미한다. rotation은 +X를 정방향인 +Y로 혹은 역방향인 +Z로 변환할지 결정한다.

Fig. 6. 
Preambled sequence of MIPI C-PHY

LSB인 polarity는 정방향이라는 가정하에 +X를 동일한 극성인 +Y로 혹은 반대 극성인 –Y로의 변환을 결정되고 3비트의 조합으로 다음 심볼이 결정된다. 그림 5는 MIPI C-PHY의 고속(HS) 모드에서 데이터 전송 순서를 나타낸다. 프리엠블 시퀀스는 Pre-Begin, Prog-Seq, 및 Pre-End로 구성되며, Pre-Begin과 Pre-End는 모두 3으로 이루어져 있고, Prog-Seq는 14 UI(Unit Interval) 길이의 사용자 정의 데이터로 구성된다. 그림 7은 제안된 Prog-Seq를 보여준다. Prog-Seq로 2와 0의 반복으로 구성된 심볼을 배정하면 천이 시 발생하는 교차점 중 가장 먼 두 개의 교차점이 있는 상황이 보장된다. 만약 적절한 펄스 폭이 선택되지 않으면, 제안된 보정 회로는 해당 시퀀스에서 복원된 클록의 왜곡된 듀티 사이클을 식별한다.

Fig. 7. 
Proposed programmable sequence for recovered clock calibration

그림 8에 클록 복원 보정 회로의 전체 동작 타이밍도를 나타내었다 보정 시퀀스는 총 5단계로 구성된다. 첫 번째 단계는 초기화 단계로, Pre-Begin의 데이터는 단일 엣지만을 나타내어 왜곡되지 않은 클록을 복원하여 sampled voltage 노드의 전압을 안정시킨다. 두 번째 단계는 임계전압 선택 단계로, 안정화된 sampled voltage 노드의 전압를 이용해 보정에 필요한 REF_H와 REF_L이 선택된다. 이 참조 선택은 Pre-Begin의 데이터를 기반으로 하므로 복원된 클록의 듀티 사이클 비에 왜곡이 발생하지 않는다. Sampled voltage 노드의 전압은 변화 범위 바깥에 있는 가장 작은 전압으로 선택된다. 임계전압 선택 단계가 완료된 후, 실제 보정 작업이 시작되기 전에 듀티 사이클 비율 검출기의 전류가 절반으로 줄어들어 샘플링된 전압의 변화 범위가 감소한다. 이는 보정 작업이 일시적인 외부 잡음[11][12]에 덜 민감하게 작동하도록 돕는다. 이후 프리엠블 데이터를 활용한 보정 작업이 수행된다. 그림 7에 펄스 폭 보정을 위해 Prog-Seq로 반복된 0을 사용하는 예시를 나타내었다. 처음 선택된 펄스 폭이 적절하지 않으면, Prog-Seq로 인해 왜곡된 클록이 복원되고, 듀티 사이클 비율 추적 회로가 이를 감지하여 펄스 폭을 조정한다. 적절한 펄스 폭이 선택되고 정상적인 클록 복원이 이루어지면, 샘플링된 전압이 다시 안정된다.

Fig. 8. 
Timing diagram of clock recovery calibration