문턱 전압 보상이 가능한 4비트 LCD용 메모리 인 픽셀 회로

Ⅰ. 서 론

외부 정보의 70% 이상을 시각적 정보에 의존하는 인간의 특성상, 디스플레이 기기의 중요성이 점점 강조되고 있다[1]. 디스플레이는 특정 주사율로 짧은 시간 안에 여러 이미지를 빠르게 표시함으로써 영상을 구현한다. 이를 위해 그래픽 카드는 매 프레임마다 이미지를 처리(Process)하고 패널로 전달(Deliver)하는 과정을 반복한다[2]. 하지만 정적인 이미지를 표시할 때도 동일한 과정을 반복하는 것은 전력 소모 측면에서 비효율적이다. 이를 해결하기 위해, 정적인 이미지를 표시할 때 그래픽 카드의 동작을 최소화하고, 외부 프레임 메모리에 저장된 데이터를 활용해 이미지를 표시하는 패널 셀프 리프레시(PSR, Panel-Self-Refresh) 디스플레이 기술이 연구되었다[3].

모바일 디스플레이의 해상도를 향상하려는 노력이 지속됨에 따라, PSR를 위한 외부 프레임 메모리 크기도 함께 증가해야만 한다. 하지만 외부 프레임 메모리 크기가 증가하면 디스플레이 모듈의 크기가 증가해 슬림한 제품 설계가 어려워질 수 있다[4]. 이러한 문제를 해결하기 위해, LCD 화소 회로 내에 메모리를 통합하는 메모리 인 픽셀(MIP, Memory-in-Pixel) 기술이 제안되었다[5]-[7]. MIP 회로는 화소 내부에 데이터를 저장하여 외부 메모리 없어도 정적인 이미지를 저전력으로 표시할 수 있다. 또 일반적으로 자동 극성 반전(Automatic polarity inversion) 구동을 지원하여 잔상 문제(Image sticking)를 방지한다.

최근 MIP 회로는 화소 회로 내 데이터 손실을 막기 위해 누설 전류가 적은 산화물 박막 트랜지스터(TFT, Thin Film Transistor)를 기반으로 설계되고 있다[8][9]. 하지만 산화물 TFT는 공정 편차, 전기적 및 열적 스트레스로 인해 문턱 전압(V_TH, Threshold voltage) 변동이 발생할 수 있다[10]. 이러한 V_TH 변동은 TFT의 온/오프 전압을 변화시켜 원하는 그레이에 해당하는 색상을 제대로 구현하지 못하게 만들 수 있다. 따라서, V_TH 변동을 고려한 화소 회로 설계가 필수적이다.

기존 연구에서는 2개의 TFT와 1개의 커패시터로 구성된 3비트 깊이(Depth)의 MIP를 제안한 바 있다[9]. 이 회로는 V_TH 변동 문제를 해결하기 위해 예상되는 V_TH 변동량을 데이터 전압에 마진으로 추가하는 방식을 사용했다. 하지만 이 방식에는 한계가 존재한다. V_TH 변동이 예상된 마진 범위를 초과하면 회로가 정상적으로 동작하지 않는다. 또한 마진을 더 크게 설정하면 데이터 전압 범위가 과도하게 넓어져 고색심도(High color depth)를 구현하는 데 어려움이 발생한다.

이번 연구에서는 보상 회로를 도입해 V_TH 변동 상황에서도 안정적으로 동작할 수 있는 새로운 MIP 회로를 제안한다. 제안된 회로는 기존 3비트 깊이보다 향상된 4비트 깊이를 지원하며, 시뮬레이션을 통해 이를 검증했다.

Ⅱ. 제안하는 메모리 인 픽셀 회로

그림 1(a)는 제안하는 MIP 회로의 회로도를 보여준다. 제안하는 MIP 회로는 하나의 드라이빙 TFT(TR_DR), 다섯 개의 스위칭 TFT(M1–M5), 그리고 하나의 스토리지 커패시터(C_ST)로 구성되어 있다.

Fig. 1.

Proposed MIP circuit(a) Schematic and (b) Timing diagrams

그림 1(b)는 제안하는 MIP 회로의 타이밍 다이어그램을 보여준다. 신호 SCAN[N–1]과 SCAN[N]은 프로그래밍 구간(T_PRG) 동안 TR_DR의 게이트 전압을 초기화하고 보상 회로 동작을 가능하게 하는 제어 신호이다. DISP 신호는 M1과 M2를 끔으로써 프로그래밍 동작이 원활히 이루어지도록 하며 이후 리프레시와 디스플레이 동작을 지원한다. V_RF는 C_ST을 통한 커플링으로 TR_DR의 게이트 전압을 변조(Modulate)하여 셀프 리프레시 동작을 가능하게 하는 글로벌 신호이다. V_REF는 TR_DR의 V_GS에 따라 V_PIXEL 노드 전압을 충전하는 역할을 한다. 회로 동작은 크게 세 가지 주요 구간으로 나눌 수 있다.

2.2 리프레시 구간 (T_REF)

T_REF 동안 모든 화소 회로는 V_REF 신호에 의해 동시에 리프레시된다. V_REF는 4비트 계조에 해당하는 총 16단계의 전압으로 구성되어 있다. V_REF는 0 그레이 레벨에 해당하는 0 V에서 시작하여, 단위 리프레시 단계(T_UNIT)마다 ∆V_REF 만큼 감소(음극성 반전, Negative polarity inversion)하거나 증가(양극성 반전, Positive polarity inversion)한다. 매 T_UNIT에서 V_REF 전압이 V_PIXEL 노드로 전달되는 여부는 TR_DR의 V_GS 전압에 의해 결정된다. T_REF가 진행됨에 따라 TR_DR가 꺼지기 직전 단계까지 V_PIXEL 노드의 전압은 V_REF 전압으로 충방전된다.

그림 2에서 I_ON은 T_UNIT 시간 내에 V_PIXEL 노드를 원하는 수준으로 충전할 수 있는 충분히 큰 전류를 의미하며, 이에 해당하는 전압은 V_ON이다. 반대로, I_OFF는 V_PIXEL 노드를 거의 충전하지 못하는 매우 작은 전류를 나타내며, 이에 해당하는 전압은 V_OFF이다. V_BD 전압은 화소의 그레이 레벨을 결정하는 핵심 요소로 사용된다. 제안하는 회로는 화소의 그레이 레벨을 안정적으로 결정하기 위해, V_ON과 V_OFF의 차이에 추가 마진을 더한 값을 V_BD로 설정한다. 또한, V_{MG_ON}은 V_TH를 기준으로 TFT가 I_ON 이상을 흐르게 하는 최소 전압이며, V_{MG_OFF}는 V_TH를 기준으로 I_OFF 이하의 전류를 흐르게 하는 최소 전압이다.

Fig. 2.

Transfer curve for defining the on/off states of TRDR

TFT 열화로 인해 V_TH 변동이 발생하는 경우, I_ON 수준을 유지하려면 V_ON의 조정이 필요하고, I_OFF 수준을 유지하려면 V_OFF도 함께 변화시켜야 한다. 하지만 이러한 변화는 TR_DR의 온/오프 제어를 위해 요구되는 데이터 전압 범위를 크게 증가시키는 문제가 발생한다. 반면 제안하는 회로에서는 T_PRG 동안 V_TH 보상을 통해 C_ST에 이미 변동된 V_TH 전압이 저장된다. 따라서 TR_DR의 온/오프 제어를 위해 데이터 전압 범위를 추가로 확대할 필요가 없다.

V_{DR_G} 전압은 T_PRG 동안 C_ST에 프로그래밍된 V_DATA + V_TH 전압과 T_REF 동안 C_ST를 통해 커플링된 V_RF 전압의 합으로 결정된다. T_REF(0) 시점에서 V_{DR_G} 전압은 식 (1)로 나타낼 수 있다.

$\[ \begin{array}{c}{V}_{DR-G}\left(T_{REF}\left(0\right)\right)\\ =V_{DATA}+V_{TH}+V_{RF}\left(T_{REF}\left(0\right)\right)\end{array} \]$

(1)

액정에 V_REF 전압이 충방전되는 매 T_UNIT 마다 TR_DR의 V_GS 전압을 V_BD 만큼 감소시키기 위해, V_RF 및 V_REF를 동시에 고려해야 한다. 따라서 매 T_UNIT 마다 V_REF 전압은 ±∆V_REF 만큼 변화하므로, 이에 따라 V_RF 전압도 V_BD ± ∆V_REF 단위로 조정되어야 한다. 구체적으로 음극성 반전(Nnegative polarity inversion)의 경우, V_RF는 T_UNIT마다 V_BD + ∆V_REF 만큼 감소하고 양극성 반전(Positive polarity inversion)의 경우, V_RF는 T_UNIT마다 V_BD–∆V_REF 만큼 감소한다.

V_RF는 처음 T_REF(0) 시점에서 V_{RF_GR0} 값으로 시작한다. V_DATA는 초기 데이터 전압 V_{DATA_GR0}에 V_BD와 원하는 그레이 레벨을 곱한 값을 더하여 설정된다. 표 1은 특정 그레이 레벨에 해당하는 V_DATA 값과 T_REF에 따라 변하는 V_RF 값을 보여준다. 초기 V_RF 전압과 0 그레이 레벨에 해당하는 V_DATA 전압은 V_{DATA_GR0} + V_{RF_GR0} > V_{MG_ON} 및 V_{DATA_GR0} + V_{RF_GR0}–V_BD <–V_{MG_OFF} 조건을 만족하도록 설정되며, 이를 활용하여 TR_DR의 V_GS가 T_REF에 따라 V_ON 이상 및 V_OFF 이하 상태에 놓일 수 있도록 한다.

Table 1.

Voltage of VDATA for bit discrimination and voltage of VRF during TREF

음극성 반전을 기준으로 T_REF(0) 시점에서 임의의 그레이 레벨의 V_DATA에 대해 TR_DR의 게이트 전압과 V_GS 전압은 식 (2)와 (3)으로 표현된다. 이때, V_REF(T_REF(0)) = 0 V 조건을 적용하면 식 (4)로 정리할 수 있다. 따라서 T_REF(0) 시점에서 TR_DR의 V_GS – V_TH = V_DATA + V_{RF_GR0} > V_{MG_ON} 조건을 충족하여 V_REF(T_REF(0))이 V_PIXEL 노드로 전달된다.

$\[ V_{DR-G}\left(T_{REF}\left(0\right)\right)=V_{DATA}+V_{R{F}_{-}GR0}+V_{TH} \]$

(2)

$\[ \begin{array}{c}{V}_{D{R}_{-GS}}\left(T_{REF}\left(0\right)\right)\\ =V_{DATA}+V_{R{F}_{-}GR0}+V_{TH}-V_{REF}\left(T_{REF}\left(0\right)\right)\end{array} \]$

(3)

$\[ \begin{array}{c}{V}_{DR-GS}\left(T_{REF}\left(0\right)\right)\\ =V_{DATA}+V_{R{F}_{-}GR0}+V_{TH}-0V\end{array} \]$

(4)

예를 들어, 음극성 반전의 7 그레이 레벨을 표현할 경우 T_REF(0) 시점에서 TR_DR의 V_GS는 식 (5)로 표현된다. 이때 V_{DR_GS}(T_REF(0)) – V_TH = V_{DATA_GR0} + V_{RF_GR0} + 7V_BD > V_{MG_ON} 조건을 만족하므로, TR_DR은 V_GS > V_ON 상태에 놓인다. 시간이 지나 T_REF(7) 시점에서는 TR_DR의 V_GS가 식 (6)으로 표현되며, V_{DR_GS}(T_REF(7)) – V_TH = V_{DATA_GR0} + V_{RF_GR0} > V_{MG_ON}이 성립하여 TR_DR은 여전히 V_GS > V_ON 상태를 유지한다. 이후 T_REF(8)으로 진입하면, V_{DR_G}에 –V_BD – ∆V_REF가 추가로 더해져 TR_DR의 V_GS는 식 (7)로 표현된다. 이 시점에서 V_{DR_GS}(T_REF(8)) – V_TH = V_{DATA_GR0} + V_{RF_GR0} – V_BD < –V_{MG_OFF} 조건을 만족하게 된다. 이에 따라, TR_DR은 V_GS < V_OFF 상태로 전환되어 꺼지고, V_REF는 더 이상 V_PIXEL 노드로 전달되지 않는다. 결과적으로, 원하는 그레이 레벨에 해당하는 V_REF 전압만이 V_PIXEL 노드로 전달된다.

$\[ \begin{array}{c}{V}_{DR-GS}\left(T_{REF}\left(0\right)\right)=\left(V_{DATA-GR0}+7V_{BD}\right)\\ +V_{RF-GF0}+V_{TH}-V_{REF}\left(T_{REF}\left(0\right)\right)\\ =\left(V_{DATA-GR0}+7V_{BD}\right)\\ +V_{R{F}_{-}GF0}+V_{TH}-0V\end{array} \]$

(5)

$\[ \begin{array}{c}{V}_{DR-GS}\left(T_{REF}\left(7\right)\right)=\left(V_{DATA-GR0}+7V_{BD}\right)\\ +\left(V_{R{F}_{-}GR0}-7V_{BD}-7\Delta V_{REF}\right)\\ +V_{TH}-\left(-7\Delta V_{REF}\right)\\ =V_{DATA-GR0}+V_{R{F}_{-}GR0}+V_{TH}\end{array} \]$

(6)

$\[ \begin{array}{c}{V}_{D{R}_{-}GS}\left(T_{REF}\left(8\right)\right)=\left(V_{DAT{A}_{-}GR0}+7V_{BD}\right)\\ +\left(V_{R{F}_{-}GR0}-8V_{BD}-8\Delta V_{REF}\right)\\ +V_{TH}-\left(-8\Delta V_{REF}\right)\\ =V_{DAT{A}_{-}GR0}+V_{RF-GR0}-V_{BD}+V_{TH}\end{array} \]$

(7)

Ⅲ. 시뮬레이션 결과

제안하는 MIP 회로는 제작된 n형 비정질 인듐-갈륨-아연-산화물(IGZO, Indium-Gallium-Zinc-Oxide) TFT를 기반으로 시뮬레이션을 수행하였다. 그림 3은 제안하는 회로에 사용된 비정질 IGZO TFT의 채널 폭(Channel width) 6 μm와 채널 길이(Channel length) 6 μm 조건에서 측정된 전달 곡선과 모델링된 전달 곡선을 비교하여 보여준다. 사용된 비정질 IGZO TFT는 문턱 전압(V_TH) 0.01 V, 서브스레스홀드 스윙(Subthreshold Swing, SS) 208 mV/dec, 이동도(Field-effect Mobility, μ) 7.97 cm²/V·s의 특성을 갖는다. 회로에 사용된 모든 소자의 W/L은 6 μm/6 μm로 설정하였다. SCAN 및 DISP 신호는 각각 V_H(10 V)와 V_L(–20 V)의 값을 갖는다. 또한, V_{DATA_GR0}, V_{RF_GR0}, V_BD, ∆V_REF는 각각 –9.55 V, 10 V, 1 V, 0.3 V로 설정하였고 T_UNIT은 100 μs로 하여 시뮬레이션을 진행하였다.

Fig. 3.

Transfer curve of n-type a-IGZO TFT

그림 4는 TR_DR의 V_TH를 초기 값과 +4 V 만큼 변동시켜 각각 7 그레이 레벨에 해당하는 데이터 전압을 인가 후, 구간별 V_{DR_G} 노드의 전압 변화를 보여준다. T_PRG에서 프로그래밍 동작이 완료된 후, C_ST에 저장된 각각의 V_TH 전압 및 데이터 전압은 손실되지 않고, T_REF 및 T_DISP에서도 안정적으로 유지됨을 확인할 수 있다.

Fig. 4.

Gate node voltage of TRDR with VTH variation

그림 5는 제안하는 회로가 10Hz 주사율에서 4비트에 해당하는 그레이 레벨을 단계별로 구현한 시뮬레이션 결과를 보여준다. 각 계조는 ∆V_REF에 해당하는 0.3 V씩의 차이를 가지며, 안정적으로 계조를 표현하는 것을 확인할 수 있다.

Fig. 5.

Simulation results in implementing 16 gray levels

그림 6은 제안하는 회로에서 TRDR의 VTH를 초기 값과 +4 V 만큼 변동시킨 후, 각 계조별 VPIXEL 전압을 VREF 전압과 비교하여 계산한 오차율을 나타낸다. 오차율은 식 (8)을 기반으로 계산되었다.

Fig. 6.

VPIXEL error rate compared to VREF for each gray level

TR_DR의 V_GS가 V_OFF보다 작아질 때, V_RF에 의해 변조된 V_{DR_G} 전압 변동은 TR_DR의 기생 커패시터를 통한 커플링 효과로 인해 V_PIXEL 전압에 영향을 미친다. 이러한 영향은 고계조로 갈수록 커플링 횟수가 줄어들어 오차율이 감소하는 경향을 확인할 수 있다. 시뮬레이션 결과, 0 그레이 레벨에서 최대 14.3% 수준으로 오차율이 관찰되었다. 따라서, 제안하는 회로는 V_TH 변동에도 16개의 그레이 레벨을 성공적으로 구현함을 확인할 수 있다.

Ⅳ. 결 론

본 논문에서는 V_TH 보상이 가능한 산화물 TFT 기반의 6T1C MIP 회로를 제안한다. 제안하는 회로는 보상 회로를 적용하여 V_TH 변동에 영향을 받지 않기 때문에 데이터 전압 및 글로벌 신호의 전압 범위를 증가시키지 않으면서 고색심도를 구현할 수 있다. 또한, 자동 극성 반전 구동이 가능하여 잔상 문제를 방지할 수 있다. 시뮬레이션 결과, 제안하는 회로는 최대 14.3%의 낮은 오차율로 우수한 V_TH 보상 성능을 제공하며, 16개의 그레이 레벨을 안정적으로 구현할 수 있어 성공적으로 검증된 MIP 회로라 할 수 있다.

Acknowledgments

이 연구는 국립금오공과대학교 대학 연구과제비로 지원되었음(2022∼2024)

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