전력검출기가 포함된 X-대역 GaAs 캐스코드 전력증폭기의 설계

Ⅰ. 서 론

X-대역은 파장이 짧아 고해상도의 영상 정보 수집이나 기상 관측, 항공 및 군사용 레이더, 탐색기 등 넓은 영역에서 활용되고 있다. 특히, 최근에는 능동 위상 배열(Active phased array) 기술의 발전으로 송수신 모듈이 집적된 형태의 고해상도 탐지, 인식, 추적 등에 사용되고 있으며, 미항공우주국(NASA)에서는 심우주(Deep space) 통신을 위해 X-대역의 일부를 사용하고 있다. 따라서, X-대역은 민간 통신부터 군사용 레이더, 우주 탐사 시스템 등 다양한 분야에서 필수적인 주파수 대역으로 활용되고 있다[1]-[3].

이와 같이 다양한 분야에서는 높은 출력 전력과 효율이 요구되고 있으며, 동시에 시스템의 높은 안정성 및 신뢰성을 확보하기 위해 출력 전력을 실시간으로 모니터링 할 수 있는 기능이 필요하다. 따라서 GaAs pHEMT 공정을 기반으로 X-대역에서 동작하는 출력 검출기가 포함된 전력증폭기를 설계하였다[4].

제안된 X-대역 전력증폭기는 고출력 증폭과 실시간으로 출력 전력이 모니터링 가능하도록 설계되었다. 전력증폭기의 구조는 공통-소스(Common-Source) 단과 공통-게이트(Common-Gate)단을 적층시킨 캐스코드(Cascode) 구조를 채택하였다. 또한, 출력단에는 출력검출기 회로를 포함시켜, 전력증폭기의 출력 전력 변화를 직류 전압으로 변환하도록 설계하였다.

Ⅱ. 전력검출기가 포함된 캐스코드 전력증폭기 설계

2.1 제안된 전력증폭기 회로도

그림 1은 제안된 전력검출기가 포함된 GaAs 캐스코드 전력증폭기의 전체 회로도이다. 높은 출력 전력을 위해 두 개의 pHEMT를 적층시킨 캐스코드 구조를 사용하였으며, 이를 병렬 결합하였다. 캐스코드 구조는 각 pHEMT에 인가되는 전압 스트레스를 분산시켜 전력 부가 효율 및 큰 출력을 확보 할 수 있다. 또한, pHEMT의 안정성 확보를 위해 바이어스 라인에는 RC 병렬 필터가 삽입되어 있으며, 큰 캐패시턴스 값을 갖는 바이패스 캐패시터를 사용하하여 전원 라인을 안정적으로 설계하였다.

Fig. 1.

Schematic of the proposed power amplifier

입력단에서는 임피던스 매칭 네트워크를 통해 입력 포트의 반사 손실을 최소화하였으며, 출력단 매칭 회로는 최대 전력 전달 조건을 만족하도록 설계하였다.

출력단에는 RF 커플링 네트워크가 포함되어 있으며, 이는 출력 신호의 일부를 샘플링하여 출력 전력검출기로 입력시킨다. 전력검출기는 입력된 RF 신호를 검출하여 DC 전압으로 출력하도록 설계되었다. 이를 통해 시스템에서 출력 전력을 실시간으로 모니터링하고 보정할 수 있다[5]-[7].

2.2 GaAs pHEMT 기반 캐스코드 전력증폭기

GaAs 공정 기반의 pHEMT 소자는 고주파 특성이 우수하고 낮은 기생 용량을 가지는 장점이 있지만, Drain-Source간 항복 전압(Breakdown voltage) 이 낮다는 단점이 있다. 따라서 GaAs 공정 기반의 pHEMT 소자를 사용하여 전력증폭기를 설계하는 경우 높은 공급전압을 사용하지 못하기 때문에 큰 출력 전력을 확보하기 어렵다. 이러한 이유로, 일반적으로 pHEMT를 병렬 결합하여 소자를 동시에 동작시켜 전체 출력 전류를 증가시키는 방식이 사용된다. 하지만, 병렬 결합 방식만으로 출력 전력을 향상시키는 경우, 소자의 수가 증가하면서 전체 칩 면적이 커지고, 매칭 회로가 복잡해지며, 소자 간 위상 불균형이 발생할 수 있다. 이는 출력 결합 손실과 효율 저하를 유발하기 때문에 전체 성능을 제한하는 요인이 된다.

이러한 GaAs 공정 기반 pHEMT 소자의 한계를 극복하기 위해, 캐스코드 구조를 사용하였다. 공통-소스단은 전류를 구동하고, 공통-게이트단은 전압 이득을 형성하도록 동작한다. 이를 통해 각 소자에 걸리는 전압 스트레스를 분산시켜 pHEMT의 항복 전압보다 높은 공급 전압을 사용하여 보다 큰 출력 전압 스윙과 큰 출력 전력을 확보할 수 있다. 또한, 제안된 전력증폭기에서는 캐스코드 구조를 병렬 결합하여 설계함으로써, 보다 큰 출력 전력을 확보하였다.

제안된 전력증폭기는 그림 2와 같이 Back-via를 공유하는 레이아웃 기법을 적용하였다. 이는 전체 칩 면적이 커지는 것을 최소한으로 하여 면적을 효율적으로 줄일 수 있고 접지 경로 간의 불균일성으로 인해 전류 분배 불균형이 발생할 수 있는 것을 방지하였으며, 공통-소스단과 공통-게이트단을 연결하는 RF라인을 공유하여 각 셀에 전달되는 RF신호의 위상차를 최소화 하였다. 제안된 전력증폭기는 Back-via를 공유하지 않은 구조와 비교 했을 때 25%의 면적을 줄일 수 있다[8].

Fig. 2.

Parallel combined cacscode structure

2.3 출력 전력검출기

그림 3은 제안하는 출력 전력검출기 회로이다. 제안된 전력검출기는 전력증폭기 출력단에 연결되어, RF 신호의 진폭을 검출하고 DC 전압의 형태로 출력하도록 설계하였다. 전력검출기의 입력에는 RF 커플링 네트워크가 포함되어 있으며, 이는 전력증폭기 출력 전력의 일부만을 샘플링하여 전력검출기로 전달함으로써 전력증폭기의 동작 특성에 미치는 영향을 최소화 한다. 또한, 제안된 전력검출기는 RF 커플링 네트워크, pHEMT 기반 트랜지스터, 부하 저항, 그리고 RC 병렬 회로로 구성되며, 각 소자는 RF 신호 검출 및 DC 전압 생성 과정에서 서로 다른 역할을 수행한다.

Fig. 3.

Schematic of the proposed power detector

본 논문에서는 pHEMT 기반의 전력 검출 구조를 사용하였다. 입력된 RF 신호가 전력검출기의 pHMET 게이트에 인가되면, 게이트-소스 간 전압 변화에 따라 드레인 전류가 변하게 된다. 이때 pHEMT 트랜지스터는 RF 신호의 진폭을 검출하기 위한 비선형 소자로 동작하며, 전류가 부하 저항을 통과하면서 전압 신호로 변환된다. 이 전압 신호는 출력 노드에 연결된 RC 병렬 회로를 통해 시간적으로 평균화되어, 고주파 성분이 제거된 DC 전압으로 출력된다. 이때, RC 병렬 회로의 동작은 시상수에 다음과 같이 표현된다[9].

$\[ \tau =R_{\text{det}}\times C_{\text{det}} \]$

(1)

식 (1)은 RC 회로의 시상수를 나타내며, 회로가 전하를 충전 및 방전하는 속도를 결정하는 파라미터로, RF 신호의 주기보다 충분히 클 경우 고주파 성분이 평균화되어 DC 전압으로 변환된다. 반대로 시상수가 작으면 고주파 리플이 남아 출력이 불안정해진다. 따라서 RC 병렬 회로의 값은 응답 속도와 출력 안정성 간의 트레이드오프를 결정한다. 캐패시터의 용량이 작을 경우, 시상수가 작아져 출력 신호가 빠르게 반응하지만, 고주파 리플이 많이 포함되어 DC 성분이 불안정하다. 반면, 캐패시터 용량이 커지면 시상수가 증가하여 고주파 성분이 효과적으로 필터링되고 출력이 평활해지지만 속도는 느려진다.

그림 4는 10GHz에서 캐패시터의 용량 변화에 따른 전력검출기 출력 특성을 비교한 시뮬레이션 결과이다. 캐패시터가 없는 경우 전력검출기의 출력이 RF 신호 파형에 직접 반응하여 큰 리플이 나타나며, 1pF의 캐패시터가 있는 경우 리플이 크게 감소하면서 DC 전압이 안정된다. 2pF의 캐패시터가 있는 경우에는 RC 시상수가 가장 커져 리플이 거의 제거되며, 매우 평탄한 DC 전압의 형태가 출력되게 된다. 제안된 전력검출기에서는 출력 안정성과 DC 전압의 평활 특성을 고려하여 2pF의 캐패시터를 선정하여 사용하였다. 결과적으로, 제안된 출력 전력검출기는 X-대역에서 높은 검출 정확도와 안정적인 DC 응답 특성을 확보하였다.

Fig. 4.

Output variation according to the capacitance

Ⅲ. 시뮬레이션 결과

제안된 전력검출기가 포함된 X-대역 GaAs 전력증폭기의 시뮬레이션 결과는 Keysight ADS를 이용하여 소신호 및 대신호 시뮬레이션을 수행하였다.

3.1 제안된 전력증폭기의 시뮬레이션 결과

그림 5는 제안된 전력증폭기의 소신호 시뮬레이션 결과이다. 10GHz 대역에서 이득은 11dB 이상, 입력 및 출력 반사 손실은 각각 –10dB, -9dB 이상의 결과를 확인하였다. 그림 6은 제안된 전력증폭기의 대신호 시뮬레이션 결과이다. 공급 전압 8.5V에서 시뮬레이션을 수행하였으며, 포화 출력 전력은 30dBm 이상, 1dB 압축 점은 약 29dBm 으로 이때의 전력 부가 효율은 39% 이상인 것을 확인하였다.

Fig. 5.

Small signal simulation results of the proposed power amplifier

Fig. 6.

Power sweep simulation results of the proposed power amplifier

3.2 제안된 전력 검출기의 시뮬레이션 결과

그림 7은 10GHz 대역에서 전력검출기에 입력되는 RF 파형과 전력검출기의 출력 결과이며, 입력된 RF 파형이 DC 전압으로 변환되어 출력되고, 최대 4.2V에서 최소 0.1V의 범위에서 높은 출력일수록 낮은 DC 전압으로 출력된다. 따라서 RC 병렬 회로의 시상수가 충분히 크게 설정되어 RF 리플이 평균화된 결과를 확인하였다.

Fig. 7.

Simulation results of the proposed power detector

Ⅳ. 결 론

제안된 X-대역 GaAs 캐스코드 전력증폭기는 출력을 검출할 수 있는 전력검출기가 함께 포함되어 있다. 칩의 레이아웃은 그림 8과 같으며, 1700um x 1000um의 크기를 갖는다.

Fig. 8.

Layout of the proposed power amplifier

공급 전압 8.5V에서 동작하며 시뮬레이션 결과, 30dBm 이상의 포화 출력 전력을 확보하였으며 29dBm 이상의 OP1dB에서 39% 이상의 전력 부가 효율과 11dB 이상의 이득을 갖는다. 또한, 전력 검출기는 높은 출력일수록 낮은 DC 전압으로 출력되며, 최대 4.2V에서 최소 0.1V의 범위로 출력된다.

Acknowledgments

이 논문은 2024학년도 국립한밭대학교 교내학술연구비의 지원을 받았음

References

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