위상 배열 안테나 빔 오차 개선을 위한 반도체송수신모듈 크기/위상 보정 알고리즘 설계

2.1 반도체송수신모듈 크기/위상 오차 측정

반도체송수신모듈의 송수신 경로에 대한 크기/위상 오차를 측정하기 위해 그림 2와 같이 회로를 구성하였다. 송신 경로의 크기/위상을 제어하기 위해 HPA(High Power Amplifier) 전단에 배치하였고, 수신 경로의 크기/위상을 제어하기 위해 LNA 후단에 배치하여 측정하였다. 송신경로에서도 HPA 후단에 다기능 칩을 배치하는 것이 선형성 측면에서 우수하다. 하지만 본 논문에 사용된 다기능 칩은 입력 RF 신호 버짓을 고려하여 전단에 배치하였다. 송신경로와 수신경로를 구분시키기 위해 안테나 방향에 순환기를 배치하였고 다기능 칩 자체 격리도를 활용하여 분리하였다.

Fig. 2.

T/R module block

반도체송수신모듈 크기/위상 측정을 위해 그림 3과 같이 구성하였다. 반도체송수신모듈의 전원 전압으로 전원공급기(N6700B)를 이용하여 공급하였고, 증폭기 및 다기능 칩을 동작시키기 위해 FPGA를 활용해 제어보드를 제작하였고 Note PC와 RS-232통신으로 증폭기를 동작시키며 다기능 칩도 동작시켰다[5]. 동작된 반도체송수신모듈은 신호분석기를 통해 S-parameter를 측정하고 위상을 측정하였다. 본 논문에 사용된 다기능 칩의 크기/위상별 1LSB(Least Significant Bit)는 크기가 0.5dB, 위상이 5.625° 이다.

Fig. 3.

Configuration of the atten/phase measurement

그림 4는 신호분석기에서 측정하여 추출한 데이터는 MATLAB에서 분석한 결과이다. 데이터에서 볼 수 있듯이 크기별 위상 비트를 변화 시켰을 때 나타나는 최대 크기 오차 량은 Peak to Peak가 약 3dB로 측정되었다.

Fig. 4.

Magnitude error with shifting phase according to atten change

Cross Coupling 효과와 송/수신 경로 상에 존재하는 비선형 소자로 인해 크기를 0dB로 고정 시킨 후, 위상을 0°~360° 변화 시켰을 때와 크기를 0.5dB로 고정 시켰을 때 위상을 0°~360° 변화 시켰을 경우 다른 오차를 가진다. 이상적으로는 위상비트를 변화하더라도 크기 오차는 0dB로 고정되어있어야 하지만 Cross Coupling 효과로 인해 크기 항목에서 오차가 발생하였다.

마찬가지로 그림 5는 위상별 크기 비트 변화 시 위상의 오차이다. Peak to Peak 14°로 측정 되었다. 크기 오차는 위상 값을 많이 천이 시켜 놓을수록 오차가 큰 경향을 보였고 위상 오차는 100°~200°사이에서 큰 오차를 보였다.

Fig. 5.

Phase error with changing atten according to phase shift

반도체송수신 모듈에 쓰인 다기능 칩의 감쇄는 0dB~31.5dB, 위상은 0°~360°이기 떄문에 그래프에 1LSB 개수만큼 총 64개의 막대기가 나와야 하지만 본 논문에서는 대표비트를 표현하였다. 이러게 오차를 발생시키는 원인은 반도체송수신모듈이 사용된 비선형성 소자들 때문이며 오차 발생원은 표 1에 정리 하였다.

Table 1.

T/R module error sources

2.2 크기/위상 보정 알고리즘 구현

그림 6은 전체 보정 순서도이다. 크기 보정을 먼저 완료하고 난 후, 위상 정렬을 위한 Zeroing 다음 위상 보정을 하고나서 크기/위상 보정에 대한 디지털 비트를 찾는 순서이다.

Fig. 6.

Flow chart of correction

그림 7은 크기/위상 중 크기 보정을 위한 알고리즘이다. Cross Coupling 현상으로 인해 크기에 대한 보정 값을 우선적으로 찾고, 이후 위상에 대한 보정 값을 찾을 때 크기 값의 오차가 ±0.25dB 이상으로 커지지 않는 선에서 위상 보정 값을 찾아야 한다. 해당 값을 찾기 위해 본 논문에서는 크기에 대한 보정 값을 먼저 계산을 하고 이후 크기 보정 값을 반영하여 위상에 대한 알맞은 보정 값을 찾는다. 알고리즘의 차이 값을 ±0.25dB로 설정한 근거는 1LSB에 해당하는 값이 0.5dB이고 예를 들어 목표 감쇄 값이 2.5dB이면 이전 값이 3dB이고 다음 값은 2dB가 된다. 실측값이 2.75dB~2.25dB 일 때 2.5dB에 해당하는 보정 값으로 설정하기에 ±0.25dB로 설정하였다.

Fig. 7.

T/R module atten correction algorithm

실측값이 2.9dB이면 여기에 해당하는 보정 값은 목표 값이 3dB에 해당하는 보정 값이다. 그림 8에 표현되어있듯이 크기 64bit, 위상 64bit에 해당하는 64×64 행렬을 만들고 이에 해당하는 크기 값을 FPGA 비휘발성 메모리에 저장을 한다. 예를 들어 GUI를 통해 위상 값 2(11.25°)와 감쇄 값 8(4dB)을 입력하게 되면 비휘발성 메모리에 있는 기본 데이터 64×64 행렬을 불러오고 위상 값 11.25°에 해당하는 행을 찾고 이때 감쇄 값을 0~31.5dB까지 1LSB 단위로 차례대로 비교를 하며 그 차이가 ±0.25dB 이하가 되면 그때 해당하는 감쇄 비트 값을 다기능 칩 입력 값으로 전달한다. 해당 알고리즘은 레이더 실시간으로 계산하는 것도 한 가지 방법이 되고 이미 보정 된 64×64 행렬 테이블을 저장하여 레이더 운용 시 바로 적용시키는 것도 가능하다.

Fig. 8.

T/R module value decreased before/after correction

그림 8은 보정 전/후 측정한 크기/위상별 감쇄 값이다. 그림 4와 마찬가지로 감쇄를 많이 할수록 오차가 커지는 경항을 보인다. 보정알고리즘을 거치고 난 후의 오차 값을 보게 되면 감쇄를 많이 하더라도 보정 전 대비 0dB에 가까운 값을 보인다. 그림 9는 보정 후 계산된 디지털 비트 값이다.

Fig. 9.

T/R module digital BIT controlled after correction

위상 보정 단계이다. 위상 보정은 위상 초기 값이 반도체송수신모듈 채널별로 상이하기 때문에, 우선적으로 Zeroing이라 부르는 각 크기별 위상별 값이 0°에 가장 가까운 값을 찾아 셋팅 하여 초기 값이 0°가 되도록 한다.

그림 10과 11을 통해 위상 초기 값이 위상 제어 값 0일 때 완전히 다른 값을 보이는 것을 알 수 있다. 그림 12와 같이 반도체송수신모듈 1번 채널 같은 경우 각 감쇄 값 별 위상 비트 9일 때 0°에 가장 가까운 값이며 그림 11은 반도체송수신모듈 2번 채널 에 대한 위상 0°에 가장 가까운 값을 찾는 것이다. 감쇄 값별로 다른 위상 제어하는 것을 알 수 있다. Zeroing 후 위상이 위상 비트 0비트 일 때 측정된 위상 값이 0°에 가장 근사한 값이며 이는 그림 12에 표현하였다. 이때 해당하는 위상 보정 값은 그림 13에 표현하였다.

Fig. 10.

T/R module ch 1 phase zeroing

Fig. 11.

T/R module ch 2 phase zeroing

Fig. 12.

Result after ch 2 phase zeroing

Fig. 13.

Correction value after ch 2 phase zeroing

이후 각 위상 비트별 기댓값과 실제 값의 차이를 그려보면 그림 5와 같이 나타난다. 이후 오차 보정 단계이다. 시스템 연산으로 찾아내기 위해서는 수식이 필요하고 계산을 하여 찾아내기 위한 수식이 식 (1) 이다. Phase_setvalue는 해당 비트별 기대 값, Phase_realvalue는 실측값이며 해당 수식을 감쇄 별 위상 기대 값 비트를 0~63까지 가변 하여 64번의 연산을 수행한 결과를 그림 14에 나타내었다.

Fig. 14.

Phase error matrix

그림 14의 첫째 행 가로축 괄호 안에 적혀는 값이 Phase_setvalue이고 2번째 행 첫째 열을 제외한 값은 Phase_realvalue이다. 위상 비트 15를 입력하였을 때, 기대하는 위상 값은 -84.375°이지만 실제 측정되는 값은 -78.18°이고 기대하는 값인 -84.375°에 가장 가까운 값은 위상 비트 16을 제어하였을 때 실측되는 -83.79°값이다. 즉 감쇄 0 위상 15비트에 해당하는 위상 보정 값은 16비트가 되는 것이다. 마찬가지로 각 감쇄 값 단계별로 원하는 기대 값에 가장 가까운 실측값을 갖는 위상 비트 값을 찾아 셋팅 함으로서 보정이 된다. 그림 14를 통해 감쇄 비트 0, 위상비트 15일 때 기댓값에서 가장 가까운 보정 값을 위상 16비트로 확인이 된다.

그림 15를 통해 위상 비트 16일 때 가장 작은 오차를 보이는 것을 확인할 수 있다. 이와 같이 각각의 크기, 위상 값을 보정하고 그래프로 표현하게 되면 그림 16, 17과 같이 크기/위상별 오차 값이 크게 줄어든 것을 확인 할 수 있다. 크기 보정 전인 그림 4에서는 피크-피크 오차 값이 약 3dB 이지만 보정 후인 그림 17에서는 피크-피크 오차 값이 약 0.8dB로 낮아졌다.

Fig. 15.

Error equation result

Fig. 16.

Magnitude error with shifting phase according to atten change after the correction

Fig. 17.

Phase error with changing atten according to phase shift after the correction

마찬가지로 위상 보정 전인 그림 5에서는 피크-피크 오차 값이 약 16° 이지만 보정 후에서는 그림 18처럼 약 4°도 줄어들었다.

Fig. 18.

Fabricated T/R module

2.3 결과 분석 및 설계 유의사항

그림 18은 본 논문의 알고리즘을 테스트하기 위해 제작된 반도체송수신모듈이다. 송신 수신 경로의 격리도를 확보하기 위해 각각의 실장 되는 MMIC마다 접지패턴을 이용해 보호를 하였고 기구적으로 격벽을 구성하여 격리도를 더욱 상승 시켰다[6]. 또한 공간 발진을 막기 위해 기구 상부에 흡수체를 부착하였다[7].

표 2는 보정 전후 크기/위상에 대한 오차 값이다. 크기 오차는 3dB에서 0.8dB로 줄어들었고 위상 오차는 16°에서 4°로 감소하였다.

Table 2.

Result of comparison

표 3은 제작된 반도체송수신모듈의 RF 성능을 보여준다. 주파수는 S-band이고 출력은 35dBm 이상이다. 신호 전달을 최대화하기 위한 VSWR은 1.5 : 1 이하이며 불요파는 -40dBc 이하로 측정되었다.

Table 3.

T/R module performance

보정 시, 유의해야할 사항은 다음과 같다. 첫째로 RF/Analog 회로의 기생성분에 의한 오차가 매우 크더라도 디지털 시스템 단계에서 보정을 하는 알고리즘이기에 오차를 크게 개선할 수 있다. 하지만 레이더 운용중간에 보정을 위한 계산을 할 시간이 있는지 확인을 해야 한다. 본 논문의 알고리즘은 50ns Clock을 이용하여 6bit를 연산하는데 64×64 행렬을 계산해야 함으로 1.22ms가 필요하다. 이는 레이더의 자원관리 측면에서 시간을 확보해야 한다[8]. 알고리즘을 구현함에 있어 시간은 FPGA 사용 Clock을 더 줄임으로 서 시간을 단축하는 것이 가능하다[9]. 만약 시간이 부족하다면 외부에서 계산된 최종데이터를 입력하여 운용 중에는 해당 값만 적용 가능하다. 둘째로 해당 오차는 채널별 다른 오차 보정 값이 필요함으로 디지털 하드웨어에 비휘발성 메모리가 필요하다. 디지털 부 보드의 기능과 공간 확보를 상호 조율해야 한다.