저전력 24GHz 저잡음 증폭기 개발

Ⅰ. 서 론

최근 5세대(5G) 이동통신 네트워크 시스템이 차세대 통신 시스템으로 각광을 받고 있다. 5G 네트워크는 광대역을 구현하기 위해서 3.6GHz, 6GHz, 24~86GHz 대역 등의 밀리미터파를 사용한다. 또한, 차량의 전자화 및 지능화가 이루어지면서 지능형 자동차에 대한 연구가 진행 중이다[1]-[5]. 지능형 자동차는 충돌방지 근·장거리 레이더 및 각종 최첨단 기술을 탑재하여 운전자 없이도 사고를 미연에 방지함과 동시에 운전자의 주행 안전성과 편리성을 극대화시키고 있다. 충돌방지 근·장거리 레이더 또한 속도를 높이기 위해 24GHz를 사용한다.

이러한 경향과 더불어 소형화·집적화를 위해 CMOS 반도체 공정을 이용하여 5G 시스템의 송수신부(Transceiver) 및 차량용 레이더를 제작하기 위한 많은 연구가 진행 중이다[6]-[10]. 그러나 초고주파 CMOS는 높은 문턱전압과 낮은 항복전압을 가지는 특성으로 인해 큰 전압 스윙 및 큰 동적 범위를 갖는 저잡음 증폭기 적용에는 해결해야 할 문제점을 갖고 있다[11]-[13]. 특히 잡음이 존재할 경우 불규칙 포락선 특성을 갖는 QPSK, GMSK 등을 사용하는 시스템의 저잡음 증폭기는 높은 선형성이 요구되며, 밀리미터파를 이용하기 때문에 소비전력을 줄이기 위한 연구가 선행되어야 한다.

본 논문에서는 밀리미터파 동작에서도 소비전력이 적고 선형성이 우수한 24GHz CMOS 저잡음 증폭기를 제안하고자 한다. 캐스코드 구조로 설계를 하여 소비전력 및 잡음지수를 줄이고, 전압이득을 증가시키고자 한다. 선형성 향상을 위해 3차 비선형 트랜스컨덕턴스 계수의 위상을 조절하고, 2차 비선형 트랜스컨덕턴스 계수를 감소시키는 기법을 적용하고자 한다. 또한, 회로와 소스 임피던스 간의 정합 특성을 향상시키기 위해 유도성 캐스코드 소스 축퇴 기법을 적용하고자 한다.

Ⅱ. 회로 설계 및 분석

2.1 회로 설계

그림 1은 본 논문에서 제안하는 24GHz CMOS 저잡음 증폭기를 나타낸 것이다. 이러한 증폭기는 1.2볼트의 전원전압과 24GHz의 주파수에서 동작하도록 구현되어 있다. 제안한 저잡음 증폭기는 소비전력 및 잡음을 줄이고, 전압이득을 향상시키기 위해 캐스코드 구조로 설계하였다. 3차 비선형 트랜스컨덕턴스 계수의 위상을 조절하고, 2차 비선형 트랜스컨덕턴스 계수를 감소시키는 기법을 사용하여 선형성을 향상시켰다[3]-[5]. 또한, 회로와 소스 임피던스 간의 정합 특성을 향상시키기 위해 유도성 캐스코드 소스 축퇴 기법을 적용하였다. 회로 구현에는 70GHz의 단위 전류 이득 차단주파수(f_T)와 90GHz의 최대 공진주파수(f_MAX)를 가진 65nm 고주파 CMOS 공정을 활용하였다. 50Ω으로 입력 임피던스 정합을 위해 기생용량(Parasitic capacitance)과 L₃로 구성된 대역 선택 필터 특성을 이용하고, 트랜지스터 M₁이 기생용량에 의해 바이어스되도록 구성하였다. 선형성 향상을 위해 3차 비선형 트랜스컨덕턴스 계수 g_m3가 게이트-드레인 및 게이트-소스 간 커패시턴스에 의해 형성되도록 하였다. 또한, 잡음지수를 줄이고 선형성을 향상시키기 위해 선형자(linearizer)로서 공통 게이트 NMOS-PMOS 인버터 구조로 설계하였다. 3차 비선형 왜곡과 소비전력을 줄이기 위해 g_m2 및 g_m3를 최소화하였고, 인덕터 L₂와 M₂ 및 M₃의 드레인에서 생성되는 기생용량이 광대역 네트워크를 형성하도록 설계하였다.

Fig. 1.

Proposed low noise amplifier

2.2 소신호 등가회로 분석

저잡음 증폭기로 입력되는 신호는 나노 볼트에서 마이크로 볼트 정도의 매우 낮은 전압값을 가지고, 동작주파수 주변에 입력 신호보다 강한 왜곡이 발생한다. 이러한 경우 저잡음 증폭기는 선형성을 유지하기 위해 큰 동적 범위를 갖도록 설계되어야 한다[3]-[5]. 따라서 24GHz대의 초고주파를 처리하는 증폭기는 수신기로부터 발생하는 블로커(Blocker) 또는 누설전류로 인한 밴드 내 상호변조(Inter-modulation), 교차변조(Cross-modulation), 간섭(Interference) 등과 같은 다양한 영향을 제거하거나 최소화할 수 있어야 한다[3]-[5].

그림 2는 제안하는 저잡음 증폭기에 대해 간략화된 고주파 소신호 등가회로를 나타낸 것이다. 이러한 소신호 등가회로로부터 식 (1)~(2)와 같이 입력 임피던스 및 출력 임피던스를 각각 구할 수 있다.

Fig. 2.

High-frequency small-signal equivalent circuit of LNA

$\[ \begin{array}{c}{Z}_{i_{LNA}}=\hfill \\ {\left[\frac{1}{R_i}+\frac{1}{j\omega L_1}+g_{m1}+\frac{1}{r_{o1}}+j\omega \left(\frac{C_{gd1}{C}_{gs1}}{C_{gd1}+C_{gs1}}\right)\right]}^{-1}\hfill \end{array} \]$

(1)

$\[ \begin{array}{c}{Z}_{o_{LNA}}={\left[\frac{1}{r_{o4}}+\frac{1}{j\omega C_{gd4}+1/j\omega L_{out}}+\frac{1}{j\omega C_{gs4}}\right]}^{-1}\end{array} \]$

(2)

또한, 그림 2로부터 식 (3)~(5)와 같이 각 단의 전압이득을 구할 수 있다.

$\[ A_{v1}=g_{m1}\left(j\omega L_3//r_{o2}//r_{o1}\right) \]$

(3)

$\[ A_{v3}=g_{m3}\left(1/g_{m4}//r_{o3}//r_{o4}\right) \]$

(4)

$\[ A_{v4}=g_{m4}\left(j\omega L_{out}//r_{o4}\right) \]$

(5)

만약 r_o1 = r_o2 = r_o3 = r_o4 = r_o 및 r_o→ ∞로 가정할 경우 식 (6)의 전압이득을 구할 수 있다.

$\[ A_v=A_{v1}{A}_{v3}{A}_{v4}\approx {\left(j\omega \right)}^2{g}_{m1}{g}_{m3}{L}_3{L}_{out} \]$

(6)

또한 IIP3는 식 (7)과 같이 표현이 가능하다.

$\[ A_{IIP3}=\sqrt{\frac{3g_{m1}}{4g_{m3}}} \]$

(7)

그림 3은 24GHz CMOS 저잡음 증폭기에 대한 레이아웃 결과를 나타낸 것이다. 레이아웃은 Cadence사의 Virtuoso 툴을 이용하여 수행하였다. Mentor 프로그램을 이용하여 설계에 대한 오류가 없는지를 DRC(Design Rule Check)를 통해 검증하였고, 레이아웃과 설계한 회로 간의 오류가 없는지를 LVS(Layout Versus Schematic)를 통해 검증하였다. 이러한 회로는 65-nm 고주파 CMOS 공정(f_T/f_MAX=70/90GHz)으로 제작하였다. 전체 다이(Die) 면적은 대략 0.5×0.5mm²였고, 코어 셀 면적은 0.3×0.3mm²으로 보고된 연구결과[1], [8]-[10]에 비해 가장 우수한 특성을 보였다.

Fig. 3.

Layout for LNA

Ⅲ. 결과 및 분석

본 연구에서는 LNA 회로에 전원전압 1.2V와 0.2~1.2V의 입력 바이어스 전압을 각각 공급하였다. 개발한 LNA 회로에 대해 그림 2와 같은 고주파 소신호 등가회로를 바탕으로 회로 모델링을 수행하였고, ADS(Advanced Design System) 툴을 사용하여 시뮬레이션 결과를 확인하였다. 또한, Cadence 툴을 사용하여 포스트 레이아웃 시뮬레이션 결과로 성능을 증명하였다.

그림 4는 주파수에 따른 입력 임피던스 정합 특성을 나타낸 것이다. 50Ω 시스템에서 우수한 입력 임피던스 정합의 경우 임피던스는 동작주파수에서 50±5Ω을 가져야 한다. 본 논문에서 제안하는 증폭기는 캐스코드 구조를 가지기 때문에 45~50Ω의 입력임피던스는 값을 가지는 것이 바람직하다. 그림 4에서도 알 수 있듯이 24GHz의 동작주파수에서 약 50Ω의 임피던스특성을 보였고, 모델링 결과와 비교해 볼 때 2% 이하의 낮은 오차 특성을 보였다.

Fig. 4.

Input impedance

그림 5는 저잡음 증폭기에 대한 전압이득을 나타낸 것이다. 동작주파수에서 전압이득을 향상시키기 위해 캐스코드 토폴로지로 설계하였고, 식 (6)에서와 같이 g_m1, g_m3, L₃ 및 L_out 값을 조절하여 목표 사양의 이득을 달성하였다. 그림 5에서 알 수 있듯이 24GHz에서 31.2dB의 높은 전압이득 특성을 보였다.

Fig. 5.

Voltage gain

그림 6은 주파수에 따른 저잡음 증폭기의 잡음지수(noise figure, NF) 특성을 나타낸 것이다. 그림 6에서도 알 수 있듯이 측정 결과는 동작주파수에서 2.71dB의 우수한 잡음 특성을 보였고, 모델링에 의한 결과와 비교해 볼 때 24GHz에서 모델링 결과와 비교해 볼 때 2% 이하의 낮은 오차 특성을 보였다.

Fig. 6.

Noise figure

그림 7은 입력전력(RF_in)을 -5dBm~4dBm으로 변화시켰을 때 출력전력(RF_out) 특성을 dBm으로 표현한 것이다. 그림 7로부터 저잡음 증폭기의 선형성을 나타내는 중요한 성능 변수로서 3차 입력 교차점(3^rd order input intercept point, IIP3)에 따른 출력 교차점(OIP3) 특성을 확인할 수 있다. 200MHz 간격으로 24GHz의 동작주파수에서 투 톤 성능을 평가하였다. 그림 7에서도 알 수 있듯이 24GHz의 동작주파수에서 2.8dBm의 IIP3와 27dBm의 OIP3 특성을 보였다.

Fig. 7.

Properties for IIP3 and OIP3

표 1은 최근 발표된 연구결과와 본 연구결과를 비교한 것이다. 선형성을 향상시키기 위해 M₁은 강한 반전 영역에서, M₃은 활성영역에 바이어스 되도록 각각 설계하였다. 본 논문에서는 소비전력, 전압이득, 잡음지수, IIP3 등을 향상시키기 위해 3차 비선형 트랜스컨덕턴스 계수 위상 조절 및 2차 비선형 트랜스컨덕턴스 계수 감소 기법과 유도성 캐스코드 소스 축퇴 기법 등을 적용하였다. 본 논문에서 제안하는 저잡음 증폭기는 1.2V의 전원전압에서 3.5mA의 직류 전류로 구동되어 4.2mW의 소비전력을 보였고, 기존 연구결과에 비해 가장 적은 소비전력 특성을 보였다. 또한, 본 연구 결과는 전압이득, 잡음지수, IIP3 및 다이 면적 특성에 대해 기존 연구 결과보다 우수한 특성을 보였다[1][8]-[10].

Table 1.

Comparison summary with recently published results

Ⅳ. 결 론

본 논문에서는 5G 이동통신 시스템 및 차량충돌방지 레이더를 위한 저전력 24GHz CMOS 저잡음 증폭기를 제안하였다. 이러한 회로는 65nm 고주파 CMOS 공정(f_T/f_MAX=70/90GHz)으로 구현하였고, 1.2볼트와 24GHz의 주파수에서 동작하였다. 제안한 저잡음 증폭기는 소비전력을 줄이고, 전압이득을 증가시키기 위해 캐스코드 구조로 설계하였으며, 잡음지수가 최소화되도록 최적화하였다. 본 논문에서 제안하는 회로는 기존 연구결과에 비해 4.2mW의 가장 적은 소비전력과 0.5×0.5mm²의 가장 작은 다이 면적 특성을 보였다. 저잡음 증폭기는 또한 31.2dB의 높은 전압이득과 2.71dB의 낮은 잡음지수 특성을 보였다. IIP3는 2.8dBm의 결과를 보였는데, 향후 선형성 개선을 위한 추가 연구가 필요하리라 판단된다.

Acknowledgments

이 논문은 안동대학교 기본연구 지원사업에 의하여 연구되었음

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