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The Journal of Korean Institute of Information Technology - Vol. 17 , No. 2


[ Article ]
The Journal of Korean Institute of Information Technology - Vol. 17, No. 2, pp. 21-26
Abbreviation: Journal of KIIT
ISSN: 1598-8619 (Print) 2093-7571 (Online)
Print publication date 28 Feb 2019
Received 05 Dec 2018 Revised 28 Dec 2018 Accepted 31 Dec 2018
DOI: https://doi.org/10.14801/jkiit.2019.17.2.21
고 성능의 차동 인덕터를 이용한 CMOS QVCO 설계
이미영^*
*한남대학교 전자공학과 부교수
A Design of CMOS QVCO Using the High Performance Differential Inductor
Mi-Young Lee^*

Correspondence to : Mi-Young Lee Hannam University: Daedok Gu, Daejeon Metropolitan city, South Korea. Tel.: +82-42-629-7395, Email: aphro95@hanmail.net



Funding Information ▼ Hannam University

초록

더 작은 면적과 높은 Q-인자를 얻기 위해, IEEE 802.11a용 차동 대칭 인덕터(Differential Symmetric Inductor)를 설계하였고, 이 성능 좋은 인덕터를 이용해 4중 전압제어발진기(QVCO)를 설계하였다. HFSS(High Frequency Structure Simulator)라는 EM 시뮬레이터를 이용하여 설계하고자 하는 차동 대칭 인덕터의 Q값과 인덕터 값을 예상할 수 있었다. 공정은 0.13μm CMOS 공정을 사용하였으며, 제안한 차동 인덕터의 너비는 20μm, 외부 직경은 244μm, 그리고 간격은 2μm로 하여, 2번 감은 팔각형 구조의 차동 인덕터를 설계하였다. 차동 인덕터의 Q-인자는 5GHz에서 14를 얻을 수 있었다. 이렇게 성능 좋은 인덕터로 칩 면적을 상당히 줄일 수 있었고, 위상잡음을 월등히 낮출 수 있었다. 또한, 4.5~5.5GHz의 20%의 넓은 동작 범위를 갖는 4중 전압 제어발진기를 설계하였다. 4중 전압제어발진기의 위상잡음은 5.15GHz에서 1-MHz 떨어진 지점에서 119.6dBc/Hz 차이를 얻었다. 제안한 QVCO의 출력 위상 오차는 0.5도 이하를 갖고, 전체 전력 소비는 1.2V에서 5.4mW을 얻었다.

Abstract

To reduce the chip area and to obtain the higher Q-factor, Differential Symmetric Inductor for IEEE 802.11a has been designed and quadrature VCO using this high performance inductor also has designed. We have estimated the Q-factor and Inductance value of differential inductor using the EM simulator of the HFSS (High Frequency Structure Simulator). Implemented in a 0.13μm standard CMOS process, proposed differential inductor’s physical size has been like these: width of 20μm, outer diameter of 244μm and spacing of 2μm. And the two turn differential inductor of octagonal type has been designed. Q-factor of Differential Inductor at 5GHz has achieved 14. Due to well designed inductor, we have considerably reduced the chip area and obtained lower phase noise of QVCO. The phase noise of the closed loop voltage-controlled oscillator (VCO) has been achieved -119.6dBc at 1MHz offset from 5.15GHz. The QVCO has had a wide tuning range of 20% from 4.5GHz to 5.5GHz. The phase error between the quadrature outputs has been smaller than 0.5° and the total power consumption has been 5.4mW from 1.2V power supply voltage.


Keywords: differential inductor, Q-factor, quadrature voltage controlled oscillator, HFSS, CMOS

Ⅰ. 서 론

최근 무선 통신 시장의 급격한 발전에 따라 더 좋은 성능과, 더 낮은 단가를 가지는 RF IC chip에 대한 욕구가 매우 증가하고 있다. 이에 따라 송수신기 내에서 가장 넓은 면적을 차지하면서 전압제어발진기, 저 잡음 앰프 그리고 전력증폭기 등에 사용되는 인덕터의 성능이 중요한 요소로 등장하게 되었다. 인덕터의 Q-지수를 증가시키기 위한 방법으로는 metal의 두께를 증가시키거나, 여러 metal을 stacking 구조로 사용하여 도체에서 표면효과를 감소시키는 방법 등이 제시되고 있다[1].

이러한 방법론의 하나로써 더 작은 면적을 차지하면서 높은 Q-지수를 가지는 차동 인덕터에 대한 연구가 활발히 진행되어 왔고 여기서는 차동 인덕터를 직접 설계하여 보고 그것에 따른 성능 향상에 대해 살펴보도록 하겠다. 여기서 차용된 전압제어발진기(QVCO, Quadrature Voltage-Controlled Oscillator)는 Rofoungaran이 제안한 QVCO을 기본으로 하여, nMOS와 pMOS를 직렬 커플링 구조로 만들어 적은 전류를 사용하여 발진할 수 있게 하였다. 전류 소스는 스위칭 트랜지스터를 사용하여, 플리커 노이즈(Ficker Noise, 1/f)를 감소시키는 구조이다.

또한 전류 소스의 입력은 VCO의 출력 소스를 직교 위상으로 입력 시켜 스위칭 트랜지스터를 구동시키게 된다. 이 구조를 통해 출력 전압의 swing과 전류 소스의 드레인 노드의 위상을 일치시킴으로써 전류소스에 의해 제한된 출력 swing을 더 크게 하여 위상잡음을 감소시켰다[2]. 더불어, 전류소스 트랜지스터의 폭을 최적화 하여 최대 출력 값을 얻을 수 있었다[3].

위에서 설계된 차동 인덕터를 사용하여, 두 개의 싱글 인덕터와 비교를 해 보았으며 더 낮은 위상잡음과 동작 레인지를 얻을 수 있었으며 높은 Q-지수(Q-factor)와 위상 잡음에 좋은 p+n 다이오드 바랙터를 사용하였다.

Ⅱ. 관련 연구

2.1 제안된 인덕터의 등가 모델

RF통신 회로에서 일반적으로 사용되는 single-ended inductor의 모습을 보면 그림 1과 같다. 그림 1에서 인덕터는 한 쪽은 신호가 인가되고 다른 한쪽은 common node에 연결된 두 개의 single-ended inductor가 합쳐진 모습이다. 두 개의 인덕터가 합쳐져 전류가 흐르기 시작할 때, 두 인덕터의 대칭이 되는 부분에서는 인접한 wire의 전류가 서로 반대 방향으로 흐르기 때문에 음의 상호 인덕턴스(Negative Mutual Inductance)를 발생하게 되어 전반적인 인덕턴스값을 감소시키는 영향을 주게 된다. 따라서 이것을 최소한으로 감소시키기 위해서는 두 인덕터의 거리가 최소한 폭의 5배 이상이 되게 떨어져야 함으로[4], 상당히 큰 면적을 차지하게 된다. 따라서 집적도를 높이면서 위상잡음(Phase Noise)을 감소시킬 수 있는 symmetric differential 인덕터의 경우는 그림 2와 같다.

Fig. 1.
Asymmetric spiral inducotrs

Fig. 2.
Symmetric differential inductor[6]

그림 2의 node에 만약 differential voltage가 인가된다면, 양쪽의 전압 위상은 180°도 차이가 난다. 따라서 양쪽에 흐르는 전류는 같은 방향으로 흐르게 되어 그림 2에서는 음의 상호 인덕턴스가 발생하지만, 여기서는 양의 상호 인덕턴스(Positive Mutual Inductance)를 발생하게 되어 전체 인덕턴스값이 증가하게 된다.

또한 그림 1에서는 두 인덕터 사이에 원하는 않는 coupling을 최소화하기 위해 최소 5μm의 거리만큼 떨어져 위치해야 하지만 대칭 차동 인덕터(Symmetric Differential Inductor)의 경우 그럴 필요가 없기 때문에 확실히 면적의 감소를 가져올 수 있다. 대칭 차동 인덕터를 통한 Q값의 향상은 그림 3의 등가회로를 통해 알아 볼 수 있다.

Fig. 3.
등가모델(Equivalent model), (a) PI model, (b) Single-ended exitation inductor model, (c) Differential excitaion inductor model

단순한 PI 모델 그림 3(a)로부터 single-ended 인덕터의 경우 node1에 전압이 인가되고 node2는 ground 시켜 그림 3(b)와 같이 모델링 될 수 있다. 반면 differential 인덕터의 경우, 인덕터의 양쪽 node가 180°의 위상을 가지고 인가되어 그림 3(c)와 같은 모습으로 모델링 될 수 있다. 이 경우 anti-phase에 대한 virtual ground가 layout상에서 보면 중간에서 발생하기 때문에, substrate에서 50%의 eddy current와 electrical coupled current의 감소가 발생하게 된다. 즉 다시 말해, 등가회로에서 보는 것처럼 substrate에서 Rsi가 2Rsi로 증가하고, Csi와 Cox는 각각 Csi/2와 Cox/2로 감소하게 된다. 따라서 Rsi에 대해 독립적이고, 상대적으로 Cox와 Csi에 의해 많은 영향을 받는 Q값과 f_SR가 증가하게 된다[5].

2.2 차동 인덕터 구현

위에서 나타난 인덕터의 특성을 가지고 그림 4와 같은 대칭 차동 인덕터를 제작하였다[6].

Fig. 4.
Differential inductor with HFSS simulator

우리가 원하는 1.56nH의 인덕턴스의 값을 얻기 위하여 HFSS(High Frequency Structure Simulator)를 통하여 시뮬레이션을 하여 깊이는 20μm, 간격은 2μm, 안쪽 직경은 244μm로 최적화 할 수 있었다. 또한 인덕터의 모양은 공정에서 원의 모양을 지원하지 않기에 원에 가장 가깝도록 8각형의 형태를 취하여, corner에서 발생할 수 있는 전류 밀도 증가를 감소시켰다. 또한 최적화를 위하여 TSMC의 공정에서 20μm의 metal 6로 인덕터를 설계하였으며, underpass 부분은 metal 5로 설계하였다.

표 1에 그림 4에 대한 parameter 값들을 정리 하였다. HFSS에서 시뮬레이션 시 고주파에 대한 효과를 적용할 수 있도록 설정하였으며, 고차원의 matrix 해석은 매우 오랜 시간과 매우 높은 사양의 컴퓨터를 요구하므로 낮은 차원의 matrix만을 해석하여 근사화 할 수 있게 하였다.

Table 1.
Parameters of proposed differential inductor

thickness [깊이]	width [두께]	spacing [간격]	inner diameter [안쪽 직경]	underpass spacing [아래 통과 간격]
2μm	20μm	2μm	160μm	30μm

위와 같이 설계된 차동 인덕터를 통하여 그림 5에서와 같이 5GHz에서 인덕턴스는 1.5nH의 값을 가지고 있다. 더불어 f_SR값이 17GHz에서 발생하므로 5GHz에서 충분히 사용할 수가 있다.

Fig. 5.
Simulation result of 2-turn differential inductor

또한 이 인덕터의 Q값은 5GHz에서 14를 나타내고 있으므로 RF spectre tool을 통해 시뮬레이션하여 구한 single-ended 인덕터의 Q=10 @5.5GHz 보다 높은 값을 가지고 있다.

2.3 4중 전압제어 발진기(QVCO)의 설계와 비교

여기서 설계된 QVCO는 그림 6에서와 같이 Rofoungaran이 제안한 QVCO[7]~[11]을 기본으로 하여, nMOS와 pMOS를 직렬 커플링 구조로 만들어 적은 전류를 사용하여 발진할 수 있게 하였다. 전류 소스는 스위칭 트랜지스터를 사용하여, 플리커 노이즈를 감소시키는 구조이다.

Fig. 6.
QVCO using differential inductor

또한 전류 소스의 입력은 VCO의 출력 소스를 직교 위상으로 입력 시켜 스위칭 트랜지스터를 구동시키게 된다. 이 구조를 통해 출력 전압의 swing과 전류 소스의 드레인 노드의 위상을 일치시킴으로써 전류소스에 의해 제한된 출력 swing을 더 크게 하여 위상잡음을 감소시켰다. 더불어, 전류소스 트랜지스터의 폭을 최적화 하여 최대 출력 값을 얻을 수 있었다. 위에서 설계된 차동 인덕터를 사용하여, 두 개의 single 인덕터를 대체하였으며 높은 Q-factor와 위상 잡음에 좋은 p+n 다이오드 바렉터를 사용하였다.

Ⅲ. 차동 인덕터를 이용한 QVCO의 측정결과

그림 7에서는 0V ~1.2V에서의 control 전압이 변화함에 따라 5.5GHz에서 4.5GHz로 일정한 주파수 간격을 갖으며 공진주파수가 변화함을 알 수가 있다. 주파수 간격이 상대적으로 일정치 않은 범위는 LC-tank를 위해 사용된 p+n 다이오드 바랙터(Varactor)의 특성에 의해 나타나는 현상으로 바랙터 양쪽의 두 단자 사이에 전압이 reverse로 걸려있던 것이 forward로 걸려 나타나게 되는 현상이다.

Fig. 7.
Frequency characteristics of measured QVCO of Vcon

그림 8은 CMOS QVCO의 마이크로 칩 사진을 찍은 그림이다. 칩의 면적이 싱글 인덕터 두 개씩 네개를 사용한 것보다 차동 인덕터 한 개씩 두 개를 사용하는 것이 칩 면적을 줄이는데 상당히 기여를 하고 있음을 보여주고 있다.

Fig. 8.
Micro photograph of CMOS QVCO

그림 9에서는 차동 인덕터를 이용한 QVCO의 위상 잡음(Phase Noise) 파형을 보여주고 있다. QVCO의 경우 EEE 802.11a WLAN 목표 주파수인 5.15GHz에서 위상 잡음이 -119.6dBc/Hz@1MHz를 얻었음을 보여주고 있다.

Fig. 9.
Phase noise of measured QVCO at 5.15GHz

표 2는 다른 논문들[7]~[11]과의 비교를 나타낸 것이다. VCO의 성능을 나타내는 잘 알려진 수식 (1)에서와 같이 FOM(Figure Of Merit)을 다음과 같이 쓸 수 있다.

Table 2.
Comparison of other papers

CMOS QVCO	Tech. [mm]	f_C [GH]	Power [mW]	Phase Noise [dBc/Hz]	FoM [dBc]
[7]	0.25	5	21.2	-113@2M	167.7
[8]	0.25	5	22	-124@1M	184.6
[9]	0.25	5.35	7	-117@1M	183.1
[10]	0.18	6	6.8	-106@1M	173.2
[11]	0.18	6	5.76	-115@1M	182.2
this work	0.13	5.15	5.4	-119.6@1M	184.6

FoM=10logω0∆ω21L∆ωP

(1)

표 2에서 보여지듯이 CMOS QVCO중 5~6GHz대역에서 동작하는 타 논문들과 비교해 이 논문에서 제시한 QVCO가 FOM이 184.6으로 가장 높음을 나타내고 있다.

Ⅳ. 결 론

이 논문에서는 더 작은 칩 면적과 더 높은 Q-인자를 얻기 위해, IEEE 802.11a용 차동 대칭 인덕터를 설계하였고 이 성능 좋은 인덕터를 이용해 4중 전압제어발진기를 설계하였다. HFSS라는 EM 시뮬레이터를 이용하여 설계하고자 하는 차동 인덕터의 Q-인자와 인덕터 값을 예상할 수 있었다. 공정은 TSMC의 0.13μm공정을 사용하였으며, 제안된 인덕터의 너비는 20μm, 외부 직경은 244μm, 그리고 간격은 2μm로 하여, 2turns의 팔각형 구조의 차동 인덕터를 설계하였다. 이렇게 잘 설계된 인덕터로 칩 면적을 상당히 줄일 수 있었고, 위상잡음을 월등히 낮출 수 있었다.

또한, 이 차동 인덕터를 이용해 4.5~5.5GHz의 20%의 높은 동작 범위를 갖는 4중 전압 제어발진기를 설계하였다. 4중 전압제어발진기의 위상잡음은 1MHz 떨어진 지점에서 –119.6dBc/Hz를 얻었다. 제안한 QVCO의 출력 위상 에러는 0.5도 이하를 갖고, 전체 전력 소비는 1.2V 파워 공급일 때 5.4mW였다. 이 논문에서는 다른 논문들과 비교 시 월등한 성능을 갖는 VCO를 설계하였다.

이 논문에서 제안한 QVCO는 더 작은 칩 면적과 더 높은 Q-인자를 얻기 위해 디자인 되었고, 향후 5.15GHz~5.35GHz Wireless LAN용 IEEE 802.11a용 칩에 이용할 수 있다.

Acknowledgments

This work has been supported Hannam University, 2018

References


1.	Ji Chen, and Juin J. Liou, "On-Chip Spiral Inductors for RF Applications: An overview", J. Semiconductor Technology and Science, 4(3), p149-167, Sep., 2004.
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*11.*	Jae-Hong Chang, and Choong-Ki Kim, "A symmetrical 6-GHz fully integrated cascode coupling CMOS LC Quadrature VCO", IEEE Microwave and Wireless Components Letters, 15(10), p670-672, Oct., 2005.

저자소개

이 미 영 (Mi-Young Lee)

1999년 2월 : 전북대학교 정보통신공학과(공학사)

2001년 2월 : 전북대학교 정보통신공학과(공학석사)

2010년 8월 : 한양대학교 전자 컴퓨터 통신공학과(공학박사)

2011년 3월 ~ 현재 : 한남대학교 전자 공학과 부교수

관심분야 : RF 집적 회로설계, Mixed-signal circuit, Analog circuit