Current Issue

The Journal of Korean Institute of Information Technology - Vol. 22 , No. 3


[ Article ]
The Journal of Korean Institute of Information Technology - Vol. 21, No. 2, pp. 131-136
Abbreviation: Journal of KIIT
ISSN: 1598-8619 (Print) 2093-7571 (Online)
Print publication date 28 Feb 2023
Received 02 Jan 2023 Revised 16 Jan 2023 Accepted 19 Jan 2023
DOI: https://doi.org/10.14801/jkiit.2023.21.2.131
임베디드 시스템의 클럭 보상을 위한 RC 필터 기반의 주파수 검출기
유미화^* ; 유동호^ ; 정광현^
*한남대학교 정보통신공학과 학사과정
**한남대학교 정보통신공학과 조교수
**한남대학교 정보통신공학과 조교수(교신저자)
RC Filter-based Frequency Detector for Clock Compensation in Embedded Systems
Mi-hwa Yu^* ; Dongho You^ ; Gwanghyeon Jeong^



Correspondence to : Gwanghyeon Jeong Dept. of Information and Communication Engineering, Hannam University, Korea Tel.: +82-42-629-8521, Email: gh.jeong@hnu.kr



Funding Information ▼ Hannam University

초록

임베디드 시스템 간 통신을 수행할 때에는 클럭의 미세한 차이로 인해 통신 데이터의 손실이 발생한다. 따라서 임베디드 시스템의 클럭 주파수는 정확하게 유지되는 것이 필수적이다. 이를 위해서 클럭 주파수 보상 시스템이 사용되어야 하며, 이를 위해 주파수 검출기가 필요하다. 본 논문은 RC 필터 기반의 주파수 검출기를 제안한다. 제안된 주파수 검출기는 입력 신호를 필터링 하는 필터부, 필터링된 신호의 최대 전압을 검출하는 최대 전압 검출부, 출력단의 부하 크기에 따른 영향을 최소화하기 위한 출력 버퍼로 구성된다. 주파수 검출기는 양면 FP4 PCB 기판 위에 상용 OPAMP와 DIODE를 사용하여 구현하였고, 구현된 모듈의 측정을 통해 동작을 검증하였다.

Abstract

When performing communication between embedded systems, the loss of communication data occurs due to differences in clock frequencies. So, it is essential to achieve the constant clock frequency. Therefore, a clock frequency compensation system should be used, and a frequency detector is required for this. So, this paper proposes a frequency detector based on RC filter. The proposed frequency detector consists of a filter section that filters the input signal, a maximum voltage detection section that detects the maximum voltage of the filtered signal, and an output buffer to minimize the effect of the load size of the output stage. be. The frequency detector was mounted on a double-sided FR4 PCB board with commercial opamp and Diode and its operation was verified through measurements of the module.


Keywords: clock compensation, embedded system, frequency detector, peak voltage detector, RC filter

Ⅰ. 서 론

일반적으로 임베디드 시스템의 클럭 신호는 발진기를 사용하여 공급되며 클럭 신호에 의해 시스템의 동작 타이밍이 결정된다. 즉, 클럭의 주파수 정확도는 임베디드 시스템의 시간 정확성과 직결된다. 임베디드 시스템 간의 통신이 필요한 경우 각 시스템의 클럭 주파수의 미세한 차이는 데이터를 누락시키는 문제를 발생시키기도 한다.

따라서 시간의 정확성이 필수적인 임베디드 시스템에서는 온도에 따라 동일한 주파수의 신호를 생성할 수 있는 온도보상 발진기(TCXO)를 사용하거나 별도의 주파수 보상 시스템을 구성하여 사용한다. 하지만 온도보상 발진기는 가격이 비싸며[1], 현재 사용되고 있는 주파수 보상 시스템의 경우 구현이 복잡하고 어렵다는 단점이 있다[2]-[12].

본 논문에서는 클럭 보상 시스템을 위한 RC 필터 기반의 주파수 검출기를 제안하고, 이를 PCB 상에 구현하여 동작을 검증하였다.

Ⅱ. 제안된 주파수 검출기

제안하는 주파수 검출기는 그림 1과 같다. 검출기는 역할에 따라 3가지 부분으로 분류할 수 있다. 클럭 신호의 주파수에 따라 감쇠 정도를 다르게 만들어 주는 RC 필터부, 필터링 된 신호의 최대 전압을 검출하기 위한 최대 전압 검출부, 그리고 출력단 부하의 변화에도 안정적으로 출력을 유지하기 위한 출력 버퍼로 구성된다. 본 논문에서는 사각파 형태의 클럭을 고려하였으며, 클럭 신호의 진폭은 동일하고 주파수가 바뀌는 경우에 대해서 검출할 수 있도록 구성하였다.

Fig. 1.
Proposed frequency detector circuit

2.1 필터부

입력된 사각파 형태의 클럭 신호는 필터부를 거쳐 삼각파의 형태로 바뀐다. 이때 RC 필터의 감쇠 특성에 의해 클럭의 주파수에 따라 삼각파의 최대 전압이 달라진다.

필터의 차단 주파수는 RC의 곱에 의해 결정되는데, 그림 2와 같이 RC 곱의 값이 작아지면 그래프가 오른쪽으로 이동하게 되고, 곱이 커지면 그래프가 왼쪽으로 이동하게 된다.

Fig. 2.
Simulated frequency response according to resistor and capacitor

검출하고자 하는 1~100kHz 대역에서 감쇠 특성을 가질 수 있도록 필터를 구성해야 한다. 단, 감쇠의 크기가 20dB 보다 커지면 신호의 검출이 어렵기 때문에 100kHz에서 20dB의 감쇠를 가지도록 1.6 kohm, 0.01 uF으로 설정하였다.

그 결과 그림 3과 같이 주파수에 따라 다른 크기의 최대 전압을 가지는 것을 볼 수 있다. 그림 3은 1~100kHz 대역의 클럭 신호를 필터의 입력에 인가한 후 출력의 결과를 확인한 결과이다. 클럭을 사각파로 인가하였기 때문에 출력은 필터링 된 삼각파 형태로 나오는 것을 확인할 수 있다. 또한 클럭 주파수가 높아짐에 따라 삼각파가 갖는 최대 전압의 크기가 작아지는 경향을 확인할 수 있다.

Fig. 3.
Output of RC filter according to clock frequency

2.2 최대 전압 검출부

필터링 된 클럭 신호는 주파수에 따라 최대 전압의 크기가 다른 삼각파형을 갖는다. 이는 필터링 된 신호의 최대 전압을 검출하게 되면 역으로 클럭 주파수를 감지할 수 있다는 것을 의미한다. 따라서 최대 전압 검출기가 필요하다.

최대 전압 검출기는 그림 4와 같이 OPMAP, DIODE, 저항, 커패시터를 사용해 구현하였다.

Fig. 4.
Peak voltage detector design circuit

이때, OPAMP는 AD823A[13], DIODE는 MBRM110L[14] 소자를 사용하여 구성하였으며 다이오드는 전류가 역으로 OPAMP로 흘러 들어오는 것을 막기 위해 사용하였다.

그리고 검출된 전압을 계속해서 유지하기 위해 병렬 캐패시터를 사용하였다. 그림 5는 50kHz의 클럭 신호가 인가된 상태에서 병렬 캐패시터 값에 나타나는 출력 시뮬레이션 결과이다. 출력단의 시상수에 의해 출력이 결정되는 것을 볼 수 있다. 시상수는 아래 식 (1)과 같다.

τ=1kΩ×Cshunt

(1)

Fig. 5.
Simulated output voltage according to the capacitance

병렬 캐패시터의 크기와 1kΩ 저항의 곱에 의해서 결정된다. 캐패시터 값이 커질수록 시상수가 커지고 출력 전압에 도달하는 시간이 증가한다. 따라서 시상수가 큰 경우, 최대 전압보다 작은 크기의 전압을 유지하는 상황이 발생할 수 있다. 그리고 입력 신호가 최대 전압을 갖지 않는 동안에는 캐패시터가 출력 전압을 유지해주는 역할을 해야 한다. 이때 시상수가 클수록 값을 오래 유지할 수 있다.

따라서 최대 전압에 빠르게 도달하여 해당 전압을 유지할 수 있는 크기의 캐패시터 값으로 0.5uF를 선택하였다.

구현된 최대 전압 검출 회로는 필터부 출력 신호의 최댓값을 찾은 후 그림 6과 같이 해당 전압을 유지한다. 클럭 주파수에 따라 필터링된 신호의 최대 전압값이 달라서 주파수에 따른 최대 전압 검출기의 출력 전압이 다른 것을 볼 수 있다.

Fig. 6.
Simulated output voltage of the detectors

2.3 출력 버퍼

출력 버퍼는 출력단 부하의 어떤 변화에도 안정적으로 출력을 유지하기 위해 그림 1과 같이 OPAMP를 사용하여 구성하였다.

출력 버퍼의 유무에 따른 출력의 안정성을 확인하기 위해 50kHz의 클럭을 인가한 상태에서 부하의 값을 임의로 변경하여 특성을 확인해 보았다. 출력 버퍼가 없는 경우에는 그림 7과 같이 부하의 크기에 따라 신호의 왜곡이 발생하며, 출력 버퍼가 있는 경우에는 그림 8과 같이 부하의 변화와 관계없이 출력이 일정하게 유지됨을 확인할 수 있다.

Fig. 7.
Simulated output voltage according to output load variation without output buffers

Fig. 8.
Simulated output voltage according to output load variation with output buffers

AD823 소자의 경우 Rail-to-Rail 구조로 1개의 패키지 내부에 2개의 OPAMP가 존재하기 때문에 이를 활용하여 추가 부품 배치 없이 출력 버퍼를 구성할 수 있었다.

Ⅲ. 구현 결과

주파수 검출기는 그림 9과 같이 FR4 양면 PCB 기판에 5.45 x 4.85 ㎠ 크기로 구현하였다. 입력 클럭 신호는 함수 발생기를 사용하였고 OPAMP에는 3.3V의 공급 전압을 인가하였으며, 출력 전압은 디지털 멀티미터를 통해 측정하였다.

Fig. 9.
Implemented frequency detector PCB module

측정 결과는 표 1과 같다. 1~100kHz 범위의 클럭 신호를 사용하여 측정하였고, 입력되는 주파수 값에 따라 주파수 검출기의 출력이 0~3V 전압 범위를 갖는 것을 확인할 수 있었다.

Table 1.
Measurement results of the frequency detector

Frequency (kHz)	V_DETECTOR (V)	Frequency (kHz)	V_DETECTOR (V)
1	2.96	110	0.22
10	1.99	120	0.197
20	1.249	130	0.177
30	0.877	140	0.16
40	0.666	150	0.145
50	0.533	160	0.131
60	0.441	170	0.119
70	0.373	180	0.109
80	0.321	190	0.099
90	0.281	200	0.091
100	0.248

그림 10에서 볼 수 있듯이 1kHz 주파수에서는 주파수 검출기의 출력이 2.96V이며, 주파수가 높아짐에 따라 출력 전압이 0V에 가까워진다.

Fig. 10.
Measurement results of output voltage according to the clock frequency

Ⅳ. 결론 및 향후 과제

본 논문에서는 RC 필터 기반의 주파수 검출기를 제안하였고, 구현을 통해 입력 주파수의 변화에 따라 검출된 전압이 달라지는 것을 확인하였다. 이는 기존의 주파수 검출기와는 달리 레퍼런스 신호 없이 주파수를 검출할 수 있다는 것을 의미한다. 또한 간단한 회로로 구현하여 시스템의 복잡도를 감소시킬 수 있었다.

클럭 신호원을 FPGA를 통해 출력되도록 구현한 후, 구현된 주파수 검출기로부터의 주파수 검출 정보를 기반한 주파수 분주율 제어를 통해 일정한 주파수의 클럭 신호를 생성할 수 있게 될 것이다.

즉, 온도에 따라 클럭 신호가 변하는 경우나 대체 부품을 사용한 경우에도 임베디드 시스템에 일정한 주파수의 클럭을 공급할 수 있는 클럭 보상 시스템을 구성할 수 있을 것이다. 본 논문에서 제안한 검출기의 경우 1kHz 단위의 주파수 분해능을 갖는 것을 확인했다. 향후 구현될 주파수 보상 시스템에서 ADC의 해상도에 의해 주파수 보상 시스템의 정확도가 결정될 것이다.

Acknowledgments

이 논문은 2022학년도 한남대학교 학술연구비 지원에 의하여 연구되었음

References


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